MAX 10 エンベデッド・メモリー・ユーザーガイド

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ID 683431
日付 2/21/2017
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ドキュメント目次
ドキュメント目次 x
1. MAX® 10エンベデッド・メモリーの概要 2. MAX® 10エンベデッド・メモリーのアーキテクチャーと機能 3. MAX® 10エンベデッド・メモリーのデザイン検討事項 4. RAM: 1-PORT IP コア・リファレンス 5. RAM: 2-PORT IP コア・リファレンス 6. ROM: 1-PORT IPコア・リファレンス 7. ROM: 2-PORT IPコア・リファレンス 8. シフトレジスター（RAMベース）IP コア・リファレンス 9. FIFO IPコア・リファレンス 10. ALTMEMMULT IPコア・リファレンス 11. MAX 10 エンベデッド・メモリー・ユーザーガイドの追加情報
2. MAX® 10エンベデッド・メモリーのアーキテクチャーと機能 x
2.1. MAX® 10エンベデッド・メモリーの一般的な機能 2.2. MAX® 10エンベデッド・メモリーの動作モード 2.3. MAX® 10エンベデッド・メモリーのクロックモード 2.4. MAX® 10エンベデッド・メモリーの構成
2.1. MAX® 10エンベデッド・メモリーの一般的な機能 x
2.1.1. コントロール信号 2.1.2. パリティービット 2.1.3. リードイネーブル 2.1.4. Read-During-Write 2.1.5. バイトイネーブル 2.1.6. パックモードのサポート 2.1.7. アドレス・クロック・イネーブル・サポート 2.1.8. 非同期クリアー
2.1.5. バイトイネーブル x
2.1.5.1. バイト・イネーブル・コントロール 2.1.5.2. データバイト出力 2.1.5.3. RAMブロックの動作
2.1.7. アドレス・クロック・イネーブル・サポート x
2.1.7.1. 読み取りサイクル中のアドレス・クロック・イネーブルの波形 2.1.7.2. 書き込みサイクル中のアドレス・クロック・イネーブルの波形
2.1.8. 非同期クリアー x
2.1.8.1. M9Kブロックにおけるレジスターのリセット
2.2. MAX® 10エンベデッド・メモリーの動作モード x
2.2.1. サポートされるメモリーの動作モード
2.3. MAX® 10エンベデッド・メモリーのクロックモード x
2.3.1. クロックモードの非同期クリアー 2.3.2. 同時読み出し/書き込みにおける出力読み出しデータ 2.3.3. クロックモードの独立クロックイネーブル
2.4. MAX® 10エンベデッド・メモリーの構成 x
2.4.1. ポート幅コンフィグレーション 2.4.2. デュアルポート モードでのメモリー・コンフィグレーション 2.4.3. 最大ブロック深度の設定
3. MAX® 10エンベデッド・メモリーのデザイン検討事項 x
3.1. 外部の競合解決を実装する 3.2. Read-During-Write 動作をカスタマイズする 3.3. パワーアップ状態およびメモリーの初期化 3.4. クロッキングをコントロールして消費電力を削減する 3.5. Read-During-Write 出力の選択
3.2. Read-During-Write 動作をカスタマイズする x
3.2.1. 同一ポートのRead-During-Writeモード 3.2.2. 混合ポートの Read-During-Write モード
3.2.2. 混合ポートの Read-During-Write モード x
3.2.2.1. デュアルクロックを使用する混合ポートのRead-During-Write 動作
4. RAM: 1-PORT IP コア・リファレンス x
4.1. MAX® 10デバイスのRAM: 1-Port IP コア信号 4.2. MAX® 10デバイスのRAM: 1-Port IP コアのパラメーター
5. RAM: 2-PORT IP コア・リファレンス x
5.1. MAX® 10デバイスのRAM: 2-Port IPコア信号（シンプル・デュアル・ポートRAM） 5.2. MAX® 10デバイスのRAM: 2-Port IP コア信号（トゥルー・デュアルポートRAM） 5.3. MAX® 10デバイスのRAM: 2-Port IPコアのパラメーター
6. ROM: 1-PORT IPコア・リファレンス x
6.1. MAX® 10デバイスのROM: 1-PORT IPコア信号 6.2. MAX® 10デバイスのROM: 1-PORT IPコアのパラメーター
7. ROM: 2-PORT IPコア・リファレンス x
7.1. MAX® 10デバイスのROM: 2-PORT IPコア信号 7.2. MAX® 10デバイスのROM: 2-PORT IPコアのパラメーター
8. シフトレジスター（RAMベース）IP コア・リファレンス x
8.1. MAX® 10デバイスのシフトレジスター（RAMベース）IP コア信号 8.2. MAX® 10デバイスのシフトレジスター（RAMベース）IP コアのパラメーター
9. FIFO IPコア・リファレンス x
9.1. MAX® 10デバイスのFIFO IPコア信号 9.2. MAX® 10デバイスのFIFO IPコアのパラメーター
10. ALTMEMMULT IPコア・リファレンス x
10.1. MAX® 10デバイスのALTMEMMULT IPコア信号 10.2. MAX® 10デバイスのALTMEMMULT IPコアのパラメーター
11. MAX 10 エンベデッド・メモリー・ユーザーガイドの追加情報 x
A.1. MAX 10 エンベデッド・メモリー・ユーザーガイド改訂履歴
1. MAX® 10エンベデッド・メモリーの概要
2. MAX® 10エンベデッド・メモリーのアーキテクチャーと機能
3. MAX® 10エンベデッド・メモリーのデザイン検討事項
4. RAM: 1-PORT IP コア・リファレンス
5. RAM: 2-PORT IP コア・リファレンス
6. ROM: 1-PORT IPコア・リファレンス
7. ROM: 2-PORT IPコア・リファレンス
8. シフトレジスター（RAMベース）IP コア・リファレンス
9. FIFO IPコア・リファレンス
10. ALTMEMMULT IPコア・リファレンス
11. MAX 10 エンベデッド・メモリー・ユーザーガイドの追加情報

6.2. MAX® 10デバイスのROM: 1-PORT IPコアのパラメーター

表 22.   MAX® 10デバイスのROM: 1-PORT IPコアのパラメーター この表は、 MAX® 10デバイスに適用可能なIPコアのパラメータをリストしています。　　　
オプション 正当な値 説明
パラメーター設定：General
How wide should the 'q' output bus be? 1、2、3、4、5、6、7、8、9、10、11、12、13、14、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30、31、32、36、40、48、64、72、108、128、144、および 256 ビット内の ’q’ 出力バスの幅を指定します。
How many <X>-bit words of memory? 32、64、128、256、512、1024、2048、4096、8192、16384、32768、および 65536 < X > ビットのワードの数を指定します。
What should the memory block type be?
  • Auto
  • M9K
 メモリーブロックのタイプを指定します。選択できるメモリーブロックのタイプは、ターゲットのデバイスによって異なります。
Set the maximum block depth to
  • Auto
  • 32
  • 64
  • 128
  • 256
  • 512
  • 1024
  • 2048
  • 4096
  • 8192
 最大ブロック深度をワードで指定します。
What clocking method would you like to use?
  • Single clock
  • Dual clock: use separate ‘input’ and ‘output’ clocks
 使用するクロッキング方法を指定します。
  • Single clock—シングルクロックとクロックイネーブルは、メモリーブロックのすべてのレジスターを制御します。
  • Dual clock: use separate ‘input’ and ‘output’ clocks—入力および出力クロックは、データ、アドレス、バイトイネーブル、読み出しイネーブル、および書き込みイネーブルを含むメモリーブロックからのデータ入力とデータ出力およびメモリーブロックへのデータ入力とデータ出力に関連するすべてのレジスターを制御します。
パラメーター設定：Regs/Clkens/Aclrs
Which ports should be registered?
  • 'address' input port
  • 'q' output port
 On/Off 読み取りまたは書き込み入力ポート、読み取りまたは書き込み出力ポートをレジスターするかどうかを指定します。
Create one clock enable signal for each clock signal. On／Off 各クロック信号に 1 つのクロックイネーブル信号を作成するためのオプションをオンにするかどうかを指定します。
More Option
  • Clock enable options
    • Use clock enable for port A input registers
    • Use clock enable for port A output registers
  • Address options
    • Create an 'addressstall_a' input port
 On/Off
  • Clock enable options—デフォルトでは、ポートBの入力および出力レジスターのクロックイネーブルはオンです。ポートAの入力および出力レジスターのクロックイネーブルを使用するかどうかのみ指定する必要があります。
  • Address options—アドレスレジスターのクロックイネーブルを作成するかどうかを指定します。これらのポートは、アドレスレジスターの追加のアクティブ Low クロックイネーブル入力として機能するよう作成することができます。
Create an ‘aclr’ asynchronous clear for the registered ports. On/Off レジスターされたポートの非同期クリアポートを作成するかどうかを指定します。
More Option
  • 'address' port
  • 'q' port
 On/Off addressおよびqポートがaclrポートによってクリアされるかどうかを指定します。
Create a 'rden' read enable signal On/Off rden読み取りイネーブル信号を作成するかどうかを指定します。
パラメーター設定：Mem Init
Do you want to specify the initial content of the memory? Yes, use this file for the memory content data. メモリーの初期内容を指定します。ROMモードでは、メモリー初期化ファイル（.mif）または 16 進（Intel フォーマット）ファイル（.hex）を指定する必要があります。 デバイスのコンフィグレーション手法はInternal Configurationです。メモリーの初期化を使用するには、メモリー初期化オプションを使用したシングル圧縮イメージのようなメモリー初期化を行うシングル・イメージ・コンフィグレーション・モードを選択する必要があります。コンフィグレーション･モードは、Device and Pin Optionsダイアログ・ボックスのConfigurationページで設定することができます。
Allow In-System Memory Content Editor to capture and update content independently of the system clock On/Off In-System Memory Content Editorにシステムクロックの内容を独立して取得および更新するかどうかを指定します。
The 'Instance ID' of this RAM is — RAM IDを指定します。
レベル 2 の表題