9.1. MAX® 10デバイスのFIFO IPコア信号

MAX 10 エンベデッド・メモリー・ユーザーガイド

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ID 683431

日付 2/21/2017

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9.1. MAX® 10デバイスのFIFO IPコア信号

表 29. FIFO IPコア入力信号
信号	必須	説明
`clock`	あり	ポジティブ・エッジ・トリガ・クロック。
`wrclk`	あり	ポジティブ・エッジ・トリガ・クロック。以下のポートを同期化します。 `data` `wrreq` `wrfull` `wrempty` `wrusedw`
`rdclk`	あり	ポジティブ・エッジ・トリガ・クロック。以下のポートを同期化します。 `q` `rdreq` `rdfull` `rdempty` `rdusedw`
`data`	あり	`wrreq`信号がアサートされるとき、FIFO IPコアに書き込まれるデータを保持します。 FIFO IPコアを手動でインスタンス化する場合、ポート幅がHow wide should the FIFO be?パラメーターと等しいものであることを確認してください。
`wrreq`	あり	書き込み動作を要求するには、この信号をアサートします。以下の条件が満たされていることを確認してください。 `full`（SCFIFOモードのFIFO IP コア）または`wrfull`（DCFIFOモードのFIFO IP コア）ポートが High のとき、`wrreq`信号をアサートしない。FIFO IP コアがフルのとき、自動的に`wrreq`信号をディスエーブルできるようオーバーフロー保護回路をイネーブルするか、Disable overflow checking. Writing to a full FIFO will corrupt contentsパラメーターをオンにします。 The `wrreq`信号は、`full`または`wrfull`信号に基づいて機能タイミング要件を満たす必要があります。 `aclr`信号がディアサートしている間`wrreq`信号をアサートしない。`wrreq`ポートが High に設定されている場合、この要件に違反すると、`aclr`信号の立ち下りエッジと`write`クロックの立ち上がりエッジの間で競合状態を引き起こします。
`rdreq`	あり	読み出し動作を要求するには、この信号をアサートします。`rdreq`信号は通常の同期FIFOモードと show-ahead モード同期 FIFO モードでは異なる機能を果たします。以下の条件が満たされていることを確認してください。 `empty`（SCFIFOモードのFIFO IPコア）または`rdempty`（DCFIFOモードの FIFO IPコア）ポートが High のとき、`rdreq`信号をアサートしない。FIFO IPコアが空のとき、自動的に`rdreq`信号をディスエーブルできるようアンダーフロー保護回路をイネーブルするか、Disable underflow checking. Reading from an empty FIFO will corrupt contentsパラメーターをオンにします。 `rdreq`信号は、`empty`または`rdempty`信号に基づいて機能タイミング要件を満たす必要があります。
`sclr`	なし	すべての出力ステータスポートをクリアするには、この信号をアサートします。ただし、`q`出力への影響は異なる FIFO コンフィグレーションで相違する場合があります。アクティブのままにしておく必要がある`aclr`信号のクロックサイクルの最小数に制限はありません。
`aclr`	なし

表 30. FIFO IPコア出力信号
信号	必須	説明
`q`		読み出し要求動作から読み取られるデータを示します。SCFIFOおよびDCFIFOモードでは、`q`ポートの幅は`data`ポートの幅と等しいものである必要があります。IP を手動でインスタンス化する場合、ポート幅がHow wide should the FIFO be?パラメーターと等しいことを確認してください。DCFIFO_MIXED_WIDTHSモードでは、`q`ポートの幅は`data`ポートの幅と異なるものでも構いません。IP を手動でインスタンス化する場合、`q`ポートの幅がUse a different output widthパラメーターと等しいことを確認してください。IP は幅の広い書き込みポートと幅の狭い読み出しポート、および幅の狭い書き込みポートと幅の広い読み出しポートをサポートします。ただし、幅の比はRAMブロックのタイプによって制限され、一般的には 2 の累乗です。
`full`	なし	アサートされる場合、FIFO IP コアはフルとみなされます。FIFO IP コアがフルのとき、書き込み要求動作を実行しないでください。一般的に信号は`wrfull`信号の遅延バージョンです。ただし、`rdfull`信号は`wrfull`信号の派生バージョンとしてではなく、組み合わせ出力として機能します。そのため、ターゲットデバイスとは関係なく、常に`wrfull`ポートを参照して有効な書き込み要求動作が実行できるかどうかを確認する必要があります。
`wrfull`
`rdfull`
`empty`	なし	アサートされる場合、FIFO IP コアは空とみなされます。FIFO IP コアが空のとき、読み出し要求動作を実行しないでください。一般的に`wrempty`信号は`rdempty`信号の遅延バージョンです。ただし、`wrempty`信号は`rdempty`信号の派生バージョンとしてではなく、組み合わせ出力として機能します。そのため、ターゲットデバイスとは関係なく、常に`rdempty`ポートを参照して有効な読み出し要求動作が実行できるかどうかを確認する必要があります。
`wrempty`
`rdempty`
`almost_full`	なし	`usedw`信号がAlmost fullパラメーターと等しいか、それを超える場合にアサートされます。`full`信号の早期通知として使用されます。
`almost_empty`	なし	`usedw`信号がAlmost emptyパラメーターを下回る場合にアサートされます。`empty`信号の早期通知として使用されます。
`usedw`	なし	FIFOに格納されたワード数を示します。SCFIFOまたはDCFIFOモードでは、FIFO IP コアを手動でインスタンス化する場合、ポート幅がusedw[]パラメーターと等しいことを確認してください。DCFIFO_MIXED_WIDTHモードでは、`wrusedw`ポートおよび`rdusedw`ポートの幅はそれぞれ、usedw[]およびUse a different output widthパラメーターと等しいものである必要があります。
`wrusedw`
`rdusedw`