MAX 10 エンベデッド・メモリー・ユーザーガイド

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ID 683431
日付 2/21/2017
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ドキュメント目次
ドキュメント目次 x
1. MAX® 10エンベデッド・メモリーの概要 2. MAX® 10エンベデッド・メモリーのアーキテクチャーと機能 3. MAX® 10エンベデッド・メモリーのデザイン検討事項 4. RAM: 1-PORT IP コア・リファレンス 5. RAM: 2-PORT IP コア・リファレンス 6. ROM: 1-PORT IPコア・リファレンス 7. ROM: 2-PORT IPコア・リファレンス 8. シフトレジスター（RAMベース）IP コア・リファレンス 9. FIFO IPコア・リファレンス 10. ALTMEMMULT IPコア・リファレンス 11. MAX 10 エンベデッド・メモリー・ユーザーガイドの追加情報
2. MAX® 10エンベデッド・メモリーのアーキテクチャーと機能 x
2.1. MAX® 10エンベデッド・メモリーの一般的な機能 2.2. MAX® 10エンベデッド・メモリーの動作モード 2.3. MAX® 10エンベデッド・メモリーのクロックモード 2.4. MAX® 10エンベデッド・メモリーの構成
2.1. MAX® 10エンベデッド・メモリーの一般的な機能 x
2.1.1. コントロール信号 2.1.2. パリティービット 2.1.3. リードイネーブル 2.1.4. Read-During-Write 2.1.5. バイトイネーブル 2.1.6. パックモードのサポート 2.1.7. アドレス・クロック・イネーブル・サポート 2.1.8. 非同期クリアー
2.1.5. バイトイネーブル x
2.1.5.1. バイト・イネーブル・コントロール 2.1.5.2. データバイト出力 2.1.5.3. RAMブロックの動作
2.1.7. アドレス・クロック・イネーブル・サポート x
2.1.7.1. 読み取りサイクル中のアドレス・クロック・イネーブルの波形 2.1.7.2. 書き込みサイクル中のアドレス・クロック・イネーブルの波形
2.1.8. 非同期クリアー x
2.1.8.1. M9Kブロックにおけるレジスターのリセット
2.2. MAX® 10エンベデッド・メモリーの動作モード x
2.2.1. サポートされるメモリーの動作モード
2.3. MAX® 10エンベデッド・メモリーのクロックモード x
2.3.1. クロックモードの非同期クリアー 2.3.2. 同時読み出し/書き込みにおける出力読み出しデータ 2.3.3. クロックモードの独立クロックイネーブル
2.4. MAX® 10エンベデッド・メモリーの構成 x
2.4.1. ポート幅コンフィグレーション 2.4.2. デュアルポート モードでのメモリー・コンフィグレーション 2.4.3. 最大ブロック深度の設定
3. MAX® 10エンベデッド・メモリーのデザイン検討事項 x
3.1. 外部の競合解決を実装する 3.2. Read-During-Write 動作をカスタマイズする 3.3. パワーアップ状態およびメモリーの初期化 3.4. クロッキングをコントロールして消費電力を削減する 3.5. Read-During-Write 出力の選択
3.2. Read-During-Write 動作をカスタマイズする x
3.2.1. 同一ポートのRead-During-Writeモード 3.2.2. 混合ポートの Read-During-Write モード
3.2.2. 混合ポートの Read-During-Write モード x
3.2.2.1. デュアルクロックを使用する混合ポートのRead-During-Write 動作
4. RAM: 1-PORT IP コア・リファレンス x
4.1. MAX® 10デバイスのRAM: 1-Port IP コア信号 4.2. MAX® 10デバイスのRAM: 1-Port IP コアのパラメーター
5. RAM: 2-PORT IP コア・リファレンス x
5.1. MAX® 10デバイスのRAM: 2-Port IPコア信号（シンプル・デュアル・ポートRAM） 5.2. MAX® 10デバイスのRAM: 2-Port IP コア信号（トゥルー・デュアルポートRAM） 5.3. MAX® 10デバイスのRAM: 2-Port IPコアのパラメーター
6. ROM: 1-PORT IPコア・リファレンス x
6.1. MAX® 10デバイスのROM: 1-PORT IPコア信号 6.2. MAX® 10デバイスのROM: 1-PORT IPコアのパラメーター
7. ROM: 2-PORT IPコア・リファレンス x
7.1. MAX® 10デバイスのROM: 2-PORT IPコア信号 7.2. MAX® 10デバイスのROM: 2-PORT IPコアのパラメーター
8. シフトレジスター（RAMベース）IP コア・リファレンス x
8.1. MAX® 10デバイスのシフトレジスター（RAMベース）IP コア信号 8.2. MAX® 10デバイスのシフトレジスター（RAMベース）IP コアのパラメーター
9. FIFO IPコア・リファレンス x
9.1. MAX® 10デバイスのFIFO IPコア信号 9.2. MAX® 10デバイスのFIFO IPコアのパラメーター
10. ALTMEMMULT IPコア・リファレンス x
10.1. MAX® 10デバイスのALTMEMMULT IPコア信号 10.2. MAX® 10デバイスのALTMEMMULT IPコアのパラメーター
11. MAX 10 エンベデッド・メモリー・ユーザーガイドの追加情報 x
A.1. MAX 10 エンベデッド・メモリー・ユーザーガイド改訂履歴
1. MAX® 10エンベデッド・メモリーの概要
2. MAX® 10エンベデッド・メモリーのアーキテクチャーと機能
3. MAX® 10エンベデッド・メモリーのデザイン検討事項
4. RAM: 1-PORT IP コア・リファレンス
5. RAM: 2-PORT IP コア・リファレンス
6. ROM: 1-PORT IPコア・リファレンス
7. ROM: 2-PORT IPコア・リファレンス
8. シフトレジスター（RAMベース）IP コア・リファレンス
9. FIFO IPコア・リファレンス
10. ALTMEMMULT IPコア・リファレンス
11. MAX 10 エンベデッド・メモリー・ユーザーガイドの追加情報

9.2. MAX® 10デバイスのFIFO IPコアのパラメーター

表 31.   MAX® 10デバイスのFIFO IPコアのパラメーター この表は、 MAX® 10デバイスに適用可能なIPコアのパラメータをリストしています。　　　
パラメーター HDL パラメーター 説明
How wide should the FIFO be? lpm_width SCFIFOモードとDCFIFOモードのFIFO IPコアのdataポートおよびqポートの幅を指定します。DCFIFO_MIXED_WIDTHSモードのFIFO IPコアでは、このパラメーターはdataポートの幅のみを指定します。
Use a different output width 1 lpm_width_r DCFIFO_MIXED_WIDTHSモードのFIFO IPコアのqポートの幅を指定します。
Usedw[] lpm_widthu SCFIFOモードのFIFO IPコアのusedwポートの幅、あるいはDCFIFOモードのFIFO IPコアのrdusedwおよびwrusedwポートの幅を指定します。DCFIFO_MIXED_WIDTHSモードのFIFO Ipコアでは、wrusedwポートの幅のみを表します。wrusedwポートの幅のみを表します。
How deep should the FIFO be? lpm_numwords 必要なFIFOの深度を指定します。値は4以上でなければなりません。割り当てられる値は、2LPM_WIDTHUの式に準拠している必要があります。
Which kind of read access do you want with the rdreq signal? lpm_showahead FIFOが通常の同期FIFOモードであるのか、show-aheadモード同期FIFOモードであるのかを指定します。通常の同期FIFOモードでは、rdreqポートがアサートされる場合、FIFO IP コアはこのポートを読み出し動作のみを実行する通常の読み出し要求として扱います。show-ahead モード同期FIFOモードでは、FIFO IP コアはrdreq信号をアサートせずに、rdreqをFIFO IP コア内の有効なデータの最初のワードを自動的に出力する読み出し確認として扱います（emptyまたはrdemptyポートがLowのとき）。rdreq信号をアサートすると、可能な場合、FIFO IPコアが次のデータ・ワードを出力します。このパラメーターをオンにすると、パフォーマンスが低下することがあります。
Do you want a common clock for reading and writing the FIFO? lpm_type LPM（Library of Parameterized Modules）のエンティティー名を識別します。値はSCFIFOとDCFIFOです。
Disable overflow checking. Writing to a full FIFO will corrupt contents overflow_checking FIFO IP コアがフルのとき、wrreqポートをディスエーブルするオーバーフローのチェックのための保護回路をイネーブルするかどうかを指定します。このパラメーターは、デフォルトでイネーブルされています。
Disable underflow checking. Reading from an empty FIFO will corrupt contents. underflow_checking FIFO IPコアが空のとき、rdreqポートをディスエーブルするアンダーフローのチェックのための保護回路をイネーブルするかどうかを指定します。このパラメーターは、デフォルトでイネーブルされています。空のSCFIFOモードからの読み出しによって予測不可能な結果が起こり得ることに注意してください。
Add an extra MSB to usedw 2 add_usedw_msb_bit rdusedwおよびwrusedwポートの幅を 1 ビットずつ増大させます。幅を大きくことによって、FIFO IPコアがフルのとき、ゼロにロールオーバーすることを防ぎます。このパラメーターは、デフォルトでディスエーブルされています。
How many sync stages? 2 rdsync_delaypipe クロス・クロック・ドメインにおける同期ステージ数を指定します。rdsync_delaypipe パラメーターの値は、同期ステージを書き込みコントロール・ロジックから読み出しコントロール・ロジックに関連させます。wrsync_delaypipe パラメーターの値は、同期ステージを読み出しコントロール・ロジックから書き込みコントロール・ロジックに関連させます。クロックが同期化されていない場合はこれらのパラメーターを使用して同期ステージの数を設定し、clocks_are_synchronized パラメーターをFALSEに設定します。実装されている実際の同期ステージは、ターゲットのデバイスに応じて割り当てられたパラメーターの値に多様に関連します。
How many sync stages? 2 wrsync_delaypipe クロス・クロック・ドメインにおける同期ステージ数を指定します。rdsync_delaypipe パラメーターの値は、同期ステージを書き込みコントロール・ロジックから読み出しコントロール・ロジックに関連させます。wrsync_delaypipe パラメーターの値は、同期ステージを読み出しコントロール・ロジックから書き込みコントロール・ロジックに関連させます。クロックが同期化されていない場合はこれらのパラメーターを使用して同期ステージの数を設定し、clocks_are_synchronized パラメーターをFALSEに設定します。実装されている実際の同期ステージは、ターゲットのデバイスに応じて割り当てられたパラメーターの値に多様に関連します。
Implement FIFO storage with logic cells only, even if the device contains memory blocks. use_eab FIFO IP コアがRAMブロックを使用して構成されるかどうかを指定します。デフォルトでは、このパラメーターはディスエーブルされています。このパラメーターをオフにすると、What should the memory block type beパラメーターに割り当てられたメモリーブロックのタイプに関係なく、FIFO IP コアはロジックエレメントに実装されます。
Add circuit to synchronize ‘aclr’ input with ‘wrclk’ 2 write_aclr_synch wrclkクロックによってaclrポートを内部的に同期させる回路を追加するかどうかを指定します。この回路を追加すると、FIFO IPコアを破損し得るwrreqポートとaclrポート間の競合状態を防ぐことができます。デフォルトでは、このパラメーターはディスエーブルされています。
Add circuit to synchronize ‘aclr’ input with ‘rdclk’ read_aclr_synch rdclkクロックによってaclrポートを内部的に同期させる回路を追加するかどうかを指定します。この回路を追加すると、FIFO IPコアを破損し得るrdreqポートとaclrポート間の競合状態を防ぐことができます。デフォルトでは、このパラメーターはディスエーブルされています。
Which type of optimization do you want? 2 clocks_are_synchronized 書き込みクロックと読み出しクロックが同期化されるかどうかを指定します。これにより、FIFOの動作を安定させるために追加される内部同期ステージ数を決定します。値はTRUEとFALSEです。省略する場合、デフォルト値はFALSEです。書き込みクロックと読み出しクロックが常に同期され、互いの倍数になる場合のみパラメーターをTRUEに設定する必要があります。それ以外の場合は、メタスタビリティーの問題を防ぐため、このパラメーターをFALSEに設定します。クロックが同期化されない場合はこのパラメーターをFALSEに設定し、rdsync_delaypipe および wrsync_delaypipe パラメーターを使用して必要な同期ステージ数を決定します。
What should the memory block type be ram_block_type 使用するターゲット・デバイスのメモリーブロックを指定します。設定したRAMコンフィグレーションに基づいた適切な実装を取得するには、このパラメーターを無視するとによって Quartus® Primeソフトウェアが自動的にメモリータイプを選択することを可能にし、Implement FIFO storage with logic cells only, even if the device contains memory blocks.パラメーターをオンにします。これにより、必要なFIFOの深度に基づいて使用可能なメモリーリソースにメモリー機能を配置するにあたって、コンパイラの柔軟性が増します。
Would you like to register the output to maximize the performance but use more area? 3 add_ram_output_register q 出力をレジスターするかどうかを指定します。値はYes (best speed)とNo (smallest area)です。デフォルト値はNo (smallest area)です。
Becomes true when usedw[] is greater than or equal to: 3 almost_full_value almost_full ポートのスレッショルド値を設定します。FIFO IP コアに格納されているワード数がこの値以上になる場合、almost_full ポートがアサートされます。
Almost full 3
Almost empty 3 almost_empty_value almost_empty ポートのスレッショルド値を設定します。FIFO IP コアに格納されているワード数がこの値未満になる場合、almost_empty ポートがアサートされます。
Becomes true when usedw[] is less than: 3
Currently selected device family intended_device_family Quartus® Primeプロジェクトで設定したデバイスと一致するデバイスを指定します。機能シミュレーションでのみこのパラメーターを使用します。
1 DCFIFO_MIXED_WIDTHSモードでのみで使用可能。
2 DCFIFOモードでのみ適用可能です。
3 SCFIFOモードでのみ適用可能です。
レベル 2 の表題