アナログ-デジタル・コンバータ（ADC）ブロックを使用する場合、次の制約が適用されます。
Quartus® Primeソフトウェアは、I/Oのドライブ強度に基づいてバンクで許容されるI/O数を定義するために物理ベースのルールを使用します。これらのルールは、ADC性能へのI/O配置の影響を正確に解析するためにノイズ計算をベースにしています。
各デバイスへの物理ベースのルールは、以下の Quartus® Primeソフトウェアのバージョンから使用可能となります。
- Quartus® Primeバージョン14.1以降— MAX® 10 10M04、10M08、10M40、および10M50デバイス
- Quartus® Primeバージョン15.0.1以降— MAX® 10 10M02、10M16、および10M25デバイス
Intelは、ADC性能を保障するためにこれらのガイドラインに従うことを強く推奨します。さらに、以下のガイドラインにより、今後のバージョンでの物理ベースのルールが実装された後の Quartus® Primeソフトウェアによる追加的なクリティカル・ワーニングを避けることができます。
表 16. ADCの使用に関連するI/O制約（暫定版）次の表に、ADCチャネル入力として専用アナログ入力（ANAIN1かANAIN2）またありずれかの兼用ADC I/Oピンを使用した場合のI/Oの制限を MAX® 10デバイス・パッケージごとにリストします。
| パッケージ |
制限/ガイドライン |
| すべて |
ADCサンプリング中はすべてのJTAG動作をディセーブルする。ADC SINAD（Signal-to-Noise and Distortion Ratio）はJTAG動作中は保証されない |
| M153 U169 U324 F256 F484 F672 |
- バンク1A、1B — これらのバンクではGPIOピンを使用できない
- バンク2、3、4、5、6、7 — これらのバンクに位置するGPIOピンを使用できる
- バンク8 — このバンクのGPIOピンはドライブ強度に基づき使用できる
- F484パッケージのバンク8で使用可能なGPIOピンの割合をリストした例を確認するには表 17を参照する9
- 低いドライブ強度（8 mA以下）および差動I/O規格を使用する
- トランスミッタ・ピンは、このバンクに配置せずに、バンク2、3、4、5、6、7を使用する
- RESETまたはCONTROLといったスタティック・ピンを使用できる
- このバンクのGPIOピンは物理ベースのルールにより規定される。 Quartus® Primeソフトウェアは、あらゆる物理ベース・ルールのI/O設定の違反に対しクリティカル・ワーニングを表示する
|
| E144 |
- バンク1A、1B、2、8 — これらのバンクではGPIOピンを使用できない
- バンク4、6 — これらのバンクに位置するGPIOピンを使用できる
- バンク3、5、7 — このバンクのGPIOピンはドライブ強度に基づき一定の割合で使用できる
- 使用可能なGPIOピンの割合については表 18を参照する
- 低いドライブ強度（8 mA以下）および差動I/O規格を使用する
- このバンクのGPIOピンは物理ベースのルールにより規定される。 Quartus® Primeソフトウェアは、あらゆる物理ベース・ルールのI/O設定の違反に対しクリティカル・ワーニングを表示する
|
表 17. MAX® 10 F484パッケージのバンク8におけるI/O使用の制限次の表は、専用アナログ入力（ANAIN1かANAIN2）またありずれかの兼用ADC I/OピンをADCチャネルとして使用する場合に、I/Oバンク8で使用可能なI/Oピンの割合をリストしています。各グループのI/O規格のリストについては、を参照してください。
| I/O規格 |
TX |
RX |
Total |
使用可能な割合（%） |
| グループ1 |
18 |
18 |
36 |
100 |
| グループ2 |
16 |
16 |
32 |
89 |
| グループ3 |
7 |
11 |
18 |
50 |
| グループ4 |
5 |
7 |
12 |
33 |
| グループ5 |
4 |
6 |
10 |
28 |
| グループ6 |
4 |
4 |
8 |
22 |
| グループ7 |
0 |
8 |
8 |
22 |
表 18. MAX® 10 E144パッケージのバンク3、5、7におけるI/O使用の制限次の表は、専用アナログ入力（ANAIN1かANAIN2）またありずれかの兼用ADC I/OピンをADCチャネル入力として使用する場合に、バンク3、5、7で使用可能なI/Oピンの割合をリストしています。各グループのI/O規格のリストについては、を参照してください。
| I/O規格 |
バンク3 |
バンク5 |
バンク7 |
使用可能なI/Oのデバイス内での割合（%） |
| TX |
RX |
使用可能な割合（%） |
TX |
RX |
使用可能な割合（%） |
TX |
RX |
使用可能な割合（%） |
| グループ1 |
7 |
8 |
88 |
6 |
6 |
100 |
4 |
3 |
100 |
54 |
| グループ2 |
7 |
8 |
88 |
6 |
6 |
100 |
4 |
3 |
100 |
54 |
| グループ3 |
4 |
5 |
50 |
6 |
6 |
100 |
2 |
0 |
29 |
45 |
| グループ4 |
3 |
4 |
39 |
5 |
5 |
83 |
0 |
0 |
0 |
39 |
| グループ5 |
2 |
3 |
28 |
5 |
5 |
83 |
0 |
0 |
0 |
37 |
| グループ6 |
1 |
2 |
17 |
5 |
5 |
83 |
0 |
0 |
0 |
35 |
| グループ7 |
0 |
0 |
0 |
5 |
5 |
83 |
0 |
0 |
0 |
32 |
表 19. ドライブ強度に応じたI/O規格グループの分類
| I/O規格グループ |
I/O規格名およびドライブ強度 |
| グループ1 |
- 2.5 V LVDS
- 2.5 V RSDS
- BLVDS（4 mA）
- SLVS（4 mA）
|
| グループ2 |
- BLVDS（8 mA）
- SLVS（8 mA）
- Sub-LVDS（8 mA）
- 1.8 V、1.5 V、1.2 V HSTL Class I（8 mA）
- SSTL-15（34 Ωまたは40 Ω）
- SSTL-135（34 Ωまたは40 Ω）
- HSUL-12（34 Ωまたは40 Ω）
- SSTL-2 Class I（8 mA）
- SSTL-18 Class I（8 mA）
- SSTL-15 Class I（8 mA）
- 2.5 V、1.8 V LVTTL（4 mA）
- 2.5 V、1.8 V、1.5 V、1.2 V LVCMOS（4 mA）
- 1.8 V LVTTL（2 mA）
- 1.8 V、1.5 V、1.2 V LVCMOS（2 mA）
|
| グループ3 |
- BLVDS（12 mA）
- SLVS（12 mA）
- Sub-LVDS（12 mA）
- SSTL-2 Class I（10 mAまたは12 mA）
- SSTL-18 Class I（10 mAまたは12 mA）
- SSTL-15 Class I（10 mAまたは12 mA）
- 1.8 V、1.5 V、1.2 V HSTL Class I（10 mAまたは12 mA）
- SSTL-2（50 Ω）
- SSTL-18（50 Ω）
- SSTL-15（50 Ω）
- 1.8 Vおよび1.2 V HSTL（50 Ω）
- HSUL-12（48 Ω）
- 2.5 V、1.8 V LVTTL（50 Ω）
- 2.5 V、1.8 V、1.5 V、1.2 V LVCMOS（50 Ω）
- 1.8 V LVTTL（6 mAまたは8 mA）
- 1.8 V、1.5 V、1.2 V LVCMOS（6 mAまたは8 mA）
- 3.0 V LVTTL（4 mA）
- 3.0 V LVCMOS（4 mA）
|
| グループ4 |
- SSTL-18 Class II（12 mA）
- 3.0 V LVTTL（50 Ω）
- 3.0 V LVCMOS（50 Ω）
- 2.5 V LVTTL（8 mA）
- 2.5 V LVCMOS（8 mA）
- 1.8 V LVTTL（10 mAまたは12 mA）
- 1.8 V、1.5 V、1.2 V LVCMOS（10 mAまたは12 mA）
- 3.3 V LVCMOS（2 mA）
|
| グループ5 |
- SSTL-2 Class II（16 mA）
- SSTL-18 Class II（16 mA）
- SSTL-15 Class II（16 mA）
- 1.8 V、1.5 V HSTL Class II（16 mA）
- 1.2 V HSTL Class II（14 mA）
- SSTL-18（25 Ω）
- SSTL-15（25 Ω）
- SSTL-2（25 Ω）
- 1.8 V、1.2 V HSTL（25 Ω）
- 2.5 V、1.8 V LVTTL（25 Ω）
- 2.5 V、1.8 V、1.5 V、1.2 V LVCMOS（25 Ω）
- 1.8 V LVTTL（16 mA）
- 1.8 V、1.5 V LVCMOS（16 mA）
- 2.5 V LVCMOS（12 mA）
- 2.5 V LVTTL（12 mA）
- 3.0 V LVCMOS（8 mA）
- 3.0 V LVTTL（8 mA）
- 3.3 V LVTTL（4 mAまたは8 mA）
|
| グループ6 |
- 2.5 V LVTTL（16 mA）
- 2.5 V LVCMOS（16 mA）
- 3.0 V LVTTL（12 mA）
- 3.0 V LVCMOS（12 mA）
- 3.0 V LVTTL（25 Ω）
- 3.0 V LVCMOS（25 Ω）
|
| グループ7 |
- 3.0 V LVTTL（16 mA）
- 3.0 V LVCMOS（16 mA）
|