MAX 10の汎用I/Oのユーザーガイド

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ID 683751
日付 2/21/2017
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ドキュメント目次
ドキュメント目次 x
1. MAX® 10 I/Oの概要 2. MAX® 10 I/Oのアーキテクチャと機能 3. MAX® 10 I/Oデザインの考慮事項 4. MAX® 10 I/Oの実装ガイド 5. アルテラGPIO ライト IPコアの参考資料 A. MAX 10 汎用I/Oユーザー・ガイドのアーカイブ B. MAX 10汎用I/Oユーザー・ガイドの改訂履歴
1. MAX® 10 I/Oの概要 x
1.1. パッケージ別 MAX® 10デバイスのI/Oリソース 1.2. MAX® 10 I/Oバーティカル・マイグレーション・サポート
2. MAX® 10 I/Oのアーキテクチャと機能 x
2.1. MAX® 10 I/O規格のサポート 2.2. MAX® 10のI/Oエレメント 2.3. MAX® 10のI/Oバッファ 2.4. I/O規格の終端
2.1. MAX® 10 I/O規格のサポート x
2.1.1. MAX® 10 I/O規格の電圧およびピンのサポート
2.2. MAX® 10のI/Oエレメント x
2.2.1. MAX® 10 I/Oバンクのアーキテクチャ 2.2.2. MAX® 10 I/Oバンクの配置
2.3. MAX® 10のI/Oバッファ x
2.3.1. シュミットトリガー入力バッファー 2.3.2. プログラム可能なI/Oバッファ機能
2.3.2. プログラム可能なI/Oバッファ機能 x
2.3.2.1. プログラマブル・オープン・ドレイン 2.3.2.2. プログラマブル・バス・ホールド 2.3.2.3. プログラマブル・プルアップ抵抗 2.3.2.4. プログラマブル・ドライブ能力 2.3.2.5. プログラマブル出力スルー・レート・コントロール 2.3.2.6. プログラマブルIOE遅延 2.3.2.7. PCIクランプ・ダイオード 2.3.2.8. プログラマブル・プリエンファシス 2.3.2.9. プログラマブル差動出力電圧 2.3.2.10. プログラマブル・エミュレーション差動出力 2.3.2.11. プログラマブル・ダイナミック・パワーダウン
2.4. I/O規格の終端 x
2.4.1. 電圧リファレンス形式I/O規格の終端処理 2.4.2. 差動I/O規格の終端 2.4.3. MAX® 10オンチップI/O終端
2.4.3. MAX® 10オンチップI/O終端 x
2.4.3.1. OCTキャリブレーション 2.4.3.2. MAX® 10 デバイスのRS OCT
3. MAX® 10 I/Oデザインの考慮事項 x
3.1. ガイドライン：VCCIO範囲における検討事項 3.2. ガイドライン: 電圧リファレンスのI/O規格に関する制約 3.3. ガイドライン：LVTTL / LVCMOS入力バッファのクランプ・ダイオードを有効にする 3.4. ガイドライン: LVDSのI/O制約規則に対する準拠 3.5. ガイドライン：I/O制約のルール 3.6. ガイドライン：アナログ-デジタル・コンバータのI/O制約 3.7. ガイドライン: 外部メモリー・インターフェイスのI/Oに関する制約 3.8. ガイドライン：兼用コンフィグレーション・ピン 3.9. ガイドライン： MAX® 10 E144パッケージのクロックおよびデータ入力信号
4. MAX® 10 I/Oの実装ガイド x
4.1. アルテラGPIO ライト IPコア 4.2. ピン・マイグレーションの互換性の検証
4.1. アルテラGPIO ライト IPコア x
4.1.1. アルテラGPIO ライト IPコアのデータ・パス
4.1.1. アルテラGPIO ライト IPコアのデータ・パス x
4.1.1.1. DDR入力パス 4.1.1.2. 出力イネーブルのDDR出力パス
5. アルテラGPIO ライト IPコアの参考資料 x
5.1. アルテラGPIO ライトのパラメータ設定 5.2. アルテラGPIO ライトのインタフェース信号
1. MAX® 10 I/Oの概要
2. MAX® 10 I/Oのアーキテクチャと機能
3. MAX® 10 I/Oデザインの考慮事項
4. MAX® 10 I/Oの実装ガイド
5. アルテラGPIO ライト IPコアの参考資料
A. MAX 10 汎用I/Oユーザー・ガイドのアーカイブ
B. MAX 10汎用I/Oユーザー・ガイドの改訂履歴

2.3.2.5. プログラマブル出力スルー・レート・コントロール

プログラマブル・スルー・レート・コントロールには、0、1、2から選択可能な3つの設定があり、2がデフォルトの設定です。0の設定は低速スルー・レートであり、2は高速スルー・レートです。
  • 高速スルー・レート — 高性能システム向けに高速の遷移を提供する
  • 低速スルー・レート — システム・ノイズおよびクロストークをを軽減するが、立ち上がりおよび立ち下りエッジにノミナル遅延を追加する
表 8.   MAX® 10 デバイスのプログラマブル出力スルー・レート・コントロールこの表では、プログラマブル出力スルー・レート・コントロールをサポートするシングル・エンドのI/O規格およびドライブ能力設定をリストしています。プログラマブル・スルー・レート・コントロールをサポートしていないI/O規格およびドライブ能力設定では、デフォルト・スルー・レート設定は2（高速スルー・レート）です。
I/O規格

スルー・レート・コントロールをサポートするIOH / IOLドライブ能力

3.0 V LVTTL/3.0 V LVCMOS 16、12、8
2.5 V LVTTL/2.5 V LVCMOS 16、12、8
1.8 V LVTTL/1.8 V LVCMOS 16、12、8
1.5 V LVCMOS 16、12、10、8
1.2 V LVCMOS 12、10、8
SSTL-2 Class I 12、8
SSTL-2 Class II 16
SSTL-18 Class I 12、10、8
SSTL-18 Class II 16、12
SSTL-15 Class I 12、10、8
SSTL-15 Class II 16
1.8 V HSTL Class I 12、10、8
1.8 V HSTL Class II 16
1.5 V HSTL Class I 12、10、8
1.5 V HSTL Class II 16
1.2 V HSTL Class I 12、10、8
1.2 V HSTL Class II 14

各I/Oピンにスルー・レート・コントロールがあるので、スルー・レートをピンごとに指定できます。スルー・レート・コントロールは立ち上がりおよび立ち下りの両方のエッジに対して作用します。

注: アルテラは、IBISまたはSPICEシミュレーションを行い、デザインするアプリケーション向けに最適なスルー・レート設定を決定することを推奨します。
レベル 2 の表題