5.1. アルテラGPIO ライトのパラメータ設定

MAX 10の汎用I/Oのユーザーガイド

ダウンロード PDF

ID 683751

日付 2/21/2017

バージョン 16.0

Public

5.1. アルテラGPIO ライトのパラメータ設定

アルテラGPIO ライト IPコアのパラメータ設定は、 Quartus® Primeソフトウェアで設定することができます。General、Buffer、およびRegistersのオプションの3つのグループがあります。

表 23. アルテラGPIO ライトのGeneralパラメータ
パラメータ	条件	選択可能な値	説明
Data direction	—	input output bidir	GPIOのデータ方向を指定します。
Data width	—	1～128	データ幅を指定します。

表 24. アルテラGPIO ライトのBufferパラメータ
パラメータ	条件	選択可能な値	説明
Use true differential buffer	Data direction = 入力または出力	On Off	オンにすると、真の差動I/Oバッファを有効にし、擬似差動I/Oバッファを無効にします。
Use pseudo differential buffer	Data direction = 出力または双方向	On Off	出力モードでオンにすると、擬似差動出力バッファを有効にし、真の差動I/Oバッファを無効にします。双方向モードでオンにすると、真の差動入力バッファと擬似差動出力バッファを有効にします。
Use bus-hold circuitry	Data direction = 入力または出力	On Off	オンにすると、バス・ホールド回路が微弱な電流でI/Oピンの信号を最後に駆動された状態に保持し、これにより、出力バッファ・ステートはハイ・インピーダンスではなく1または0になります。
Use open drain output	Data direction = 出力または双方向	On Off	オンにすると、オープン・ドレイン出力によってデバイスが割り込み信号や書き込みイネーブル信号といったシステム・レベルのコントロール信号を提供できるようになり、これらの信号は、システム内の複数のデバイスがアサートすることができます。
Enable oe port	Data direction = 出力	On Off	オンにすると、OEポートへのユーザー入力を有効にします。このオプションは、双方向モードでは自動的にオンになります。

表 25. アルテラGPIO ライトのRegistersパラメータ
パラメータ	条件	選択可能な値	説明
Register mode	—	bypass single-register ddr	アルテラGPIO ライト IPコアのレジスタ・モードを指定します。 bypass — バッファからまたはバッファへの接続に単純な配線を指定します。 single-register — DDIOをシングル・データ・レート・モード（SDR）で単純なレジスタとして使用することを指定します。フィッタはこのレジスタをI/O内にパックすることがあります。 ddr—IPがDDIOを使用することを指定します。
Enable aclr port	Register mode = ddr	On Off	オンにすると、非同期クリアの`ACLR`ポートを有効にします。
Enable aset port	Data direction = 出力または双方向 Register mode = ddr Set registers to power up high (when aclr and aset ports are not used) = Off	On Off	オンにすると、非同期プリセットの`ASET`ポートを有効にします。
Set registers to power up high (when aclr and aset ports are not used)	Register mode = ddr Enable aclr port = Off Enable aset port = Off Enable sclr port = Off	On Off	`ACLR`ポートと`ASET`ポートを使用していない場合、 On — レジスタをパワーアップHIGHに指定します。 Off — レジスタをパワーアップLOWに指定します。
Enable inclocken/outclocken ports	Register mode = ddr	On Off	On — クロック・イネーブル・ポートを有効にし、データがクロック・インまたはクロック・アウトする際の制御を可能にします。この信号は、データがユーザーの制御なしで通過することを防ぎます。 Off — クロック・イネーブル・ポートを有効にしません。データは常にレジスタを自動的に通過します。
Invert din	Data direction = 出力 Register mode = ddr	On Off	オンにすると、データ・アウト出力ポートを反転させます。
Invert DDIO inclock	Data direction = 入力または双方向 Register mode = ddr	On Off	ON — 入力クロックの立ち下がりエッジで最初のデータ・ビットをキャプチャします。 Off — 入力クロックの立ち上がりエッジで最初のデータ・ビットをキャプチャします。
Use a single register to drive the output enable (oe) signal at the I/O buffer	Data direction = 出力または双方向 Register mode = single-registerまたはddr Use DDIO registers to drive the output enable (oe) signal at the I/O buffer = Off	On Off	オンにすると、シングル・レジスタが出力バッファで`OE`信号を駆動することを指定します。
Use DDIO registers to drive the output enable (oe) signal at the I/O buffer	Data direction = 出力または双方向 Register mode = ddr Use a single register to drive the output enable (oe) signal at the I/O buffer = Off	On Off	オンにすると、DDR I/Oレジスタが出力バッファで`OE`信号を駆動することを指定します。出力ピンは、`OE`ポートがHighになった後、クロック・サイクルの半分の間余分にハイ・インピーダンスに保持されます。
Implement DDIO input registers in hard implementation (Only available in certain devices)	Data direction = 入力または双方向 Register mode = ddr	On Off	On — I/Oエッジのハード・ブロックを使用して、DDIO入力レジスタを実装します。 Off — FPGAコア・ファブリックのレジスタを使用して、DDIO入力レジスタをソフト実装で実装します。 DDIO入力レジスタのハード・ブロックは MAX® 10 16、25、40、および50デバイスでのみ使用可能なため、このオプションはこれらのデバイスにのみ適用することができます。Fitterエラーを避けるため、他の MAX® 10デバイスではこのオプションをオフにしてください。