インテル® Agilex™ エンベデッド・メモリー・ユーザーガイド

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ID 683241
日付 4/25/2022
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ドキュメント目次
ドキュメント目次 x
1. インテル® Agilex™ エンベデッド・メモリーの概要 2. インテル® Agilex™ エンベデッド・メモリーのアーキテクチャーと機能 3. インテル® Agilex™ エンベデッド・メモリーのデザインに関する考慮事項 4. インテル® Agilex™ エンベデッド・メモリーIPのリファレンス 5. インテル® Agilex™ エンベデッド・メモリーのデバッグ 6. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドのアーカイブ 7. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドの改訂履歴
1. インテル® Agilex™ エンベデッド・メモリーの概要 x
1.1. インテル® Agilex™ エンベデッド・メモリーの機能
2. インテル® Agilex™ エンベデッド・メモリーのアーキテクチャーと機能 x
2.1. インテル® Agilex™ エンベデッド・メモリー・ブロックにおけるバイト・イネーブル 2.2. アドレス・クロック・イネーブルのサポート 2.3. 非同期クリアと同期クリア 2.4. メモリーブロックの誤り訂正コード (ECC) のサポート 2.5. インテル® Agilex™ エンベデッド・メモリーのクロックモード 2.6. インテル® Agilex™ エンベデッド・メモリーのコンフィグレーション 2.7. Force-to-Zero 2.8. コヒーレント読み出しメモリー 2.9. フリーズロジック 2.10. トゥルー・デュアルポートのデュアルクロック・エミュレーター 2.11. 読み出しアドレスレジスターと書き込みアドレスレジスターの初期値 2.12. M20Kブロックのタイミングまたは消費電力最適化の機能 2.13. インテル® Agilex™ でサポートされるエンベデッド・メモリーIP
2.1. インテル® Agilex™ エンベデッド・メモリー・ブロックにおけるバイト・イネーブル x
2.1.1. バイト・イネーブル制御 2.1.2. データバイト出力 2.1.3. バイト・イネーブルの動作
2.4. メモリーブロックの誤り訂正コード (ECC) のサポート x
2.4.1. パリティービット 2.4.2. ECCのパリティーフリップ 2.4.3. ECC Read-During-Writeの動作 2.4.4. 誤り訂正コードの真理値
2.5. インテル® Agilex™ エンベデッド・メモリーのクロックモード x
2.5.1. シングル・クロック・モード 2.5.2. 読み出し/書き込みクロックモード 2.5.3. 入力/出力クロックモード 2.5.4. クロックモードにおける非同期/同期クリア 2.5.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.5.6. クロックモードにおける独立したクロックイネーブル
2.6. インテル® Agilex™ エンベデッド・メモリーのコンフィグレーション x
2.6.1. 混合幅のポート・コンフィグレーション
2.8. コヒーレント読み出しメモリー x
2.8.1. 転送ロジック
3. インテル® Agilex™ エンベデッド・メモリーのデザインに関する考慮事項 x
3.1. メモリーブロックの選択についての考慮事項 3.2. 同時読み出し動作についての考慮事項 3.3. Read-During-Write動作のカスタマイズ 3.4. 電源投入時の状態とメモリーの初期化についての考慮事項 3.5. 消費電力の削減 3.6. 非決定的な入力の使用に関する制約 3.7. クロック信号と他の制御信号の同時変更に関する制約 3.8. インテル® Quartus® Prime開発ソフトウェアにおけるメモリーの高度な設定
3.3. Read-During-Write動作のカスタマイズ x
3.3.1. 同一ポートのRead-During-Writeモード 3.3.2. 混合ポートのRead-During-Writeモード
4. インテル® Agilex™ エンベデッド・メモリーIPのリファレンス x
4.1. オンチップメモリーRAM/ROMインテルFPGA IPコア 4.2. eSRAM Intel Agilex FPGA IP 4.3. FIFO Intel FPGA IP 4.4. Shift Register (RAM-based) Intel® FPGA IP
4.1. オンチップメモリーRAM/ROMインテルFPGA IPコア x
4.1.1. RAM/ROMインテルFPGA IPのリリース情報 4.1.2. RAM: 1-PORT Intel® FPGA IPのパラメーター 4.1.3. RAM: 2-PORT Intel® FPGA IPのパラメーター 4.1.4. RAM: 4-PORT Intel® FPGA IPのパラメーター 4.1.5. ROM: 1-PORT Intel® FPGA IPのパラメーター 4.1.6. ROM: 2-PORT Intel® FPGA IPのパラメーター 4.1.7. パラメーター設定の手動変更 4.1.8. RAMおよびROMのインターフェイス信号
4.1.7. パラメーター設定の手動変更 x
4.1.7.1. RAMおよびROMのパラメーター設定
4.2. eSRAM Intel Agilex FPGA IP x
4.2.1. eSRAM Intel Agilex FPGA IPのリリース情報 4.2.2. eSRAMシステムの機能 4.2.3. eSRAM Intel Agilex FPGA IPのパラメーター 4.2.4. eSRAM Intel Agilex FPGA IPのインターフェイス信号 4.2.5. eSRAMのタイミング図
4.2.2. eSRAMシステムの機能 x
4.2.2.1. eSRAMの仕様
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel® FPGA IPのリリース情報 4.3.2. コンフィグレーション方法 4.3.3. 仕様 4.3.4. FIFOの機能におけるタイミング要件 4.3.5. SCFIFOのALMOST_EMPTY機能のタイミング 4.3.6. FIFOの出力ステータスフラグとレイテンシー 4.3.7. FIFOの準安定状態の保護および関連オプション 4.3.8. FIFOの同期クリアと非同期クリアの影響 4.3.9. SCFIFOおよびDCFIFOのShow-aheadモード 4.3.10. 異なる入力幅と出力幅 4.3.11. DCFIFOのタイミング制約の設定 4.3.12. 手動インスタンス化のコーディング例 4.3.13. デザイン例 4.3.14. クロック・ドメイン・クロッシングでのグレイコード・カウンター転送 4.3.15. エンベデッド・メモリーのECC機能に関するガイドライン 4.3.16. FIFO Intel® FPGA IPのパラメーター 4.3.17. リセットスキーム
4.3.3. 仕様 x
4.3.3.1. Verilog HDLプロトタイプ 4.3.3.2. VHDLのコンポーネント宣言 4.3.3.3. VHDLのLIBRARY-USE宣言 4.3.3.4. FIFOの信号 4.3.3.5. FIFOのパラメーター設定
4.3.8. FIFOの同期クリアと非同期クリアの影響 x
4.3.8.1. DCFIFOコンパイル時の回復と削除のタイミング違反警告
4.3.11. DCFIFOのタイミング制約の設定 x
4.3.11.1. 組み込みタイミング制約 4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約
4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約 x
4.3.11.2.1. SDCコマンド
4.4. Shift Register (RAM-based) Intel® FPGA IP x
4.4.1. Shift Register (RAM-based) Intel® FPGA IPのリリース情報 4.4.2. Shift Register (RAM-based) Intel® FPGA IPの機能 4.4.3. Shift Register (RAM-based) Intel® FPGA IPの基本的な説明 4.4.4. Shift Register (RAM-based) Intel® FPGA IPのパラメーターの設定 4.4.5. シフト・レジスター・ポートとパラメーターの設定
1. インテル® Agilex™ エンベデッド・メモリーの概要
2. インテル® Agilex™ エンベデッド・メモリーのアーキテクチャーと機能
3. インテル® Agilex™ エンベデッド・メモリーのデザインに関する考慮事項
4. インテル® Agilex™ エンベデッド・メモリーIPのリファレンス
5. インテル® Agilex™ エンベデッド・メモリーのデバッグ
6. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドのアーカイブ
7. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドの改訂履歴

4.1.2. RAM: 1-PORT Intel® FPGA IPのパラメーター

次の表に、RAM: 1-PORT Intel® FPGA IPのパラメーターを示します。
表 23.  RAM: 1-PORT Intel® FPGA IPのパラメーターの説明
パラメーター 選択可能な値 詳細
パラメーター設定: Widths/Blk Type/Clks
How wide should the ‘q’ output bus be? — 「q」出力バスの幅を指定します。
How many words of memory? — ビットワードの数を指定します。
What should the memory block type be
  • Auto
  • MLAB
  • M20K
  • LCs
メモリーブロックのタイプを指定します。選択可能なメモリーブロックのタイプは、ターゲットデバイスによって異なります。
Set the maximum block depth to
  • Auto: Auto、32、64、128、256、512、1024、2048、4096
  • MLAB: Auto、32
  • M20K: Auto、512、1024、2048
  • LCs: Auto
最大ブロック深度をワード数で指定します。
How should the memory be implemented?
  • Use default logic cell style
ロジックセルの実装方法を指定します。
  • 小さく速いメモリー容量が必要な場合は、Use default logic cell styleを選択します。
Which clocking method would you like to use?
  • Single clock
  • Dual clock: use separate ‘input’ and ‘output’ clocks
使用するクロック供給方式を指定します。
  • Single clock - 単一のクロックとクロックイネーブルでメモリーブロックのすべてのレジスターを制御します。
  • Dual clock: use separate ‘input’ and ‘output’ clocks - 入力クロックでは、エンベデッド・メモリー・ブロックへのデータ入力に関係するすべてのレジスターを制御します。これには、データ、アドレス、バイト・イネーブル、読み出しイネーブル、および書き込みイネーブルが含まれます。出力クロックでは、データ出力レジスターを制御します。
パラメーター設定: Regs/Clkens/Byte Enable/Aclrs
Which ports should be registered?
次のオプションを利用することができます。
  • ‘data’ and ‘wren’ input ports
  • ‘address’ input port
  • ‘q’ output port
 On/Off 入力および出力ポートをレジスターするかを指定します。
Create one clock enable signal for each clock signal.
注: レジスターされるポートはすべて、イネーブル信号で制御されます。
On/Off 各クロック信号にクロックイネーブル信号を1つ作成するオプションをオンにするかを指定します。
More Options Use clock enable for port A input registers On/Off クロックイネーブルをポートAの入力レジスターに使用するかを指定します。
Use clock enable for port A output registers On/Off クロックイネーブルをポートAの出力レジスターに使用するかを指定します。
Create an ‘addressstall_b’ input port. On/Off addressstall_a入力ポートを作成するかを指定します。このポートを作成すると、アドレスレジスターに対するアクティブLowの追加クロックイネーブル入力として機能させることができます。
Create byte enable for port A On/Off ポートAのバイト・イネーブルを作成するかを指定します。入力データをマスクし、データの特定のバイト、ニブル、またはビットのみを書き込む場合はこのオプションをオンにします。

ポートAとポートBのバイト・イネーブルを有効にするには、RAM: 1-PORT Intel® FPGA IPとRAM: 2-PORT Intel FPGA IPのデータ幅の比率を1または2にする必要があります。

What is the width of a byte for byte enables?
  • MLAB: 5 、10
  • M20K: 8、9、10
バイト・イネーブル・ポートのバイト幅を指定します。データ入力ポートの幅は、バイトサイズで割り切れるようにします。
Create an ‘aclr’ asynchronous clear for the registered ports.

‘q’ port

 On/Off レジスターされるポートが非同期クリアポートの影響を受けるかを指定します。
Create an ‘sclr’ synchronous clear for the registered ports.

‘q’ port

On/Off レジスターされるポートが同期クリアポートの影響を受けるかを指定します。
Create a 'rden' read enable signal On/Off 読み出しイネーブル信号を作成する場合はオンにします。
パラメーター設定: Read During Write Option
What should the ‘q_b’ output be when reading from a memory location being written to?
  • Don’t Care
  • Old Data
Read-During-Write発生時の出力動作を指定します。

Don’t Care - RAMはRead-During-Write動作で「don't care」または「unknown」値を出力します。

Old Data - RAMの出力は、書き込み動作が行われる前にそのアドレスの古いデータを反映します。

Get x’s for write masked bytes instead of old data when byte enable is used On/Off このオプションをオンにして、マスクされているバイトで「X」を取得します。
パラメーター設定: Mem Init
Do you want to specify the initial content of the memory?
  • No, leave it blank
  • Yes, use this file for the memory content data
メモリーの初期コンテンツを指定します。

メモリーを0に初期化するには、No, leave it blankを選択します。

メモリー初期化ファイル (.mif) または16進数 (インテル形式) ファイル (.hex) を使用するには、Yes, use this file for the memory content dataを選択します。

Initialize memory content data to XX..X on power-up in simulation On/Off —
Implement clock-enable circuitry for use in a partial reconfiguration region On/Off クロックイネーブル回路を実装し、パーシャル・リコンフィグレーション領域で使用するかを指定します。
パラメーター設定: Performance Optimization
Enable Force To Zero On/Off 読み出しイネーブル信号をデアサートする際に、出力を0に設定するかを指定します。

選択しているメモリー深度が単一のメモリーブロックよりも大きい場合は、この機能を有効にすると、グルーロジックのパフォーマンス向上につながります。
Which timing/power optimization option do you want to use?
  • Auto
  • High Speed
  • Low Power
使用するタイミングまたは消費電力の最適化オプションを指定します。このオプションは、 インテル® Agilex™ デバイスでM20Kのメモリータイプを選択している場合にのみ適用されます。
レベル 2 の表題