インテル® Agilex™ エンベデッド・メモリー・ユーザーガイド

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ID 683241
日付 4/25/2022
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ドキュメント目次
ドキュメント目次 x
1. インテル® Agilex™ エンベデッド・メモリーの概要 2. インテル® Agilex™ エンベデッド・メモリーのアーキテクチャーと機能 3. インテル® Agilex™ エンベデッド・メモリーのデザインに関する考慮事項 4. インテル® Agilex™ エンベデッド・メモリーIPのリファレンス 5. インテル® Agilex™ エンベデッド・メモリーのデバッグ 6. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドのアーカイブ 7. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドの改訂履歴
1. インテル® Agilex™ エンベデッド・メモリーの概要 x
1.1. インテル® Agilex™ エンベデッド・メモリーの機能
2. インテル® Agilex™ エンベデッド・メモリーのアーキテクチャーと機能 x
2.1. インテル® Agilex™ エンベデッド・メモリー・ブロックにおけるバイト・イネーブル 2.2. アドレス・クロック・イネーブルのサポート 2.3. 非同期クリアと同期クリア 2.4. メモリーブロックの誤り訂正コード (ECC) のサポート 2.5. インテル® Agilex™ エンベデッド・メモリーのクロックモード 2.6. インテル® Agilex™ エンベデッド・メモリーのコンフィグレーション 2.7. Force-to-Zero 2.8. コヒーレント読み出しメモリー 2.9. フリーズロジック 2.10. トゥルー・デュアルポートのデュアルクロック・エミュレーター 2.11. 読み出しアドレスレジスターと書き込みアドレスレジスターの初期値 2.12. M20Kブロックのタイミングまたは消費電力最適化の機能 2.13. インテル® Agilex™ でサポートされるエンベデッド・メモリーIP
2.1. インテル® Agilex™ エンベデッド・メモリー・ブロックにおけるバイト・イネーブル x
2.1.1. バイト・イネーブル制御 2.1.2. データバイト出力 2.1.3. バイト・イネーブルの動作
2.4. メモリーブロックの誤り訂正コード (ECC) のサポート x
2.4.1. パリティービット 2.4.2. ECCのパリティーフリップ 2.4.3. ECC Read-During-Writeの動作 2.4.4. 誤り訂正コードの真理値
2.5. インテル® Agilex™ エンベデッド・メモリーのクロックモード x
2.5.1. シングル・クロック・モード 2.5.2. 読み出し/書き込みクロックモード 2.5.3. 入力/出力クロックモード 2.5.4. クロックモードにおける非同期/同期クリア 2.5.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.5.6. クロックモードにおける独立したクロックイネーブル
2.6. インテル® Agilex™ エンベデッド・メモリーのコンフィグレーション x
2.6.1. 混合幅のポート・コンフィグレーション
2.8. コヒーレント読み出しメモリー x
2.8.1. 転送ロジック
3. インテル® Agilex™ エンベデッド・メモリーのデザインに関する考慮事項 x
3.1. メモリーブロックの選択についての考慮事項 3.2. 同時読み出し動作についての考慮事項 3.3. Read-During-Write動作のカスタマイズ 3.4. 電源投入時の状態とメモリーの初期化についての考慮事項 3.5. 消費電力の削減 3.6. 非決定的な入力の使用に関する制約 3.7. クロック信号と他の制御信号の同時変更に関する制約 3.8. インテル® Quartus® Prime開発ソフトウェアにおけるメモリーの高度な設定
3.3. Read-During-Write動作のカスタマイズ x
3.3.1. 同一ポートのRead-During-Writeモード 3.3.2. 混合ポートのRead-During-Writeモード
4. インテル® Agilex™ エンベデッド・メモリーIPのリファレンス x
4.1. オンチップメモリーRAM/ROMインテルFPGA IPコア 4.2. eSRAM Intel Agilex FPGA IP 4.3. FIFO Intel FPGA IP 4.4. Shift Register (RAM-based) Intel® FPGA IP
4.1. オンチップメモリーRAM/ROMインテルFPGA IPコア x
4.1.1. RAM/ROMインテルFPGA IPのリリース情報 4.1.2. RAM: 1-PORT Intel® FPGA IPのパラメーター 4.1.3. RAM: 2-PORT Intel® FPGA IPのパラメーター 4.1.4. RAM: 4-PORT Intel® FPGA IPのパラメーター 4.1.5. ROM: 1-PORT Intel® FPGA IPのパラメーター 4.1.6. ROM: 2-PORT Intel® FPGA IPのパラメーター 4.1.7. パラメーター設定の手動変更 4.1.8. RAMおよびROMのインターフェイス信号
4.1.7. パラメーター設定の手動変更 x
4.1.7.1. RAMおよびROMのパラメーター設定
4.2. eSRAM Intel Agilex FPGA IP x
4.2.1. eSRAM Intel Agilex FPGA IPのリリース情報 4.2.2. eSRAMシステムの機能 4.2.3. eSRAM Intel Agilex FPGA IPのパラメーター 4.2.4. eSRAM Intel Agilex FPGA IPのインターフェイス信号 4.2.5. eSRAMのタイミング図
4.2.2. eSRAMシステムの機能 x
4.2.2.1. eSRAMの仕様
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel® FPGA IPのリリース情報 4.3.2. コンフィグレーション方法 4.3.3. 仕様 4.3.4. FIFOの機能におけるタイミング要件 4.3.5. SCFIFOのALMOST_EMPTY機能のタイミング 4.3.6. FIFOの出力ステータスフラグとレイテンシー 4.3.7. FIFOの準安定状態の保護および関連オプション 4.3.8. FIFOの同期クリアと非同期クリアの影響 4.3.9. SCFIFOおよびDCFIFOのShow-aheadモード 4.3.10. 異なる入力幅と出力幅 4.3.11. DCFIFOのタイミング制約の設定 4.3.12. 手動インスタンス化のコーディング例 4.3.13. デザイン例 4.3.14. クロック・ドメイン・クロッシングでのグレイコード・カウンター転送 4.3.15. エンベデッド・メモリーのECC機能に関するガイドライン 4.3.16. FIFO Intel® FPGA IPのパラメーター 4.3.17. リセットスキーム
4.3.3. 仕様 x
4.3.3.1. Verilog HDLプロトタイプ 4.3.3.2. VHDLのコンポーネント宣言 4.3.3.3. VHDLのLIBRARY-USE宣言 4.3.3.4. FIFOの信号 4.3.3.5. FIFOのパラメーター設定
4.3.8. FIFOの同期クリアと非同期クリアの影響 x
4.3.8.1. DCFIFOコンパイル時の回復と削除のタイミング違反警告
4.3.11. DCFIFOのタイミング制約の設定 x
4.3.11.1. 組み込みタイミング制約 4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約
4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約 x
4.3.11.2.1. SDCコマンド
4.4. Shift Register (RAM-based) Intel® FPGA IP x
4.4.1. Shift Register (RAM-based) Intel® FPGA IPのリリース情報 4.4.2. Shift Register (RAM-based) Intel® FPGA IPの機能 4.4.3. Shift Register (RAM-based) Intel® FPGA IPの基本的な説明 4.4.4. Shift Register (RAM-based) Intel® FPGA IPのパラメーターの設定 4.4.5. シフト・レジスター・ポートとパラメーターの設定
1. インテル® Agilex™ エンベデッド・メモリーの概要
2. インテル® Agilex™ エンベデッド・メモリーのアーキテクチャーと機能
3. インテル® Agilex™ エンベデッド・メモリーのデザインに関する考慮事項
4. インテル® Agilex™ エンベデッド・メモリーIPのリファレンス
5. インテル® Agilex™ エンベデッド・メモリーのデバッグ
6. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドのアーカイブ
7. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドの改訂履歴

4.1.3. RAM: 2-PORT Intel® FPGA IPのパラメーター

次の表に、RAM: 2-PORT Intel® FPGA IPのパラメーターを示します。
表 24.  RAM: 2-PORT Intel® FPGA IPのパラメーター設定
パラメーター 選択可能な値 詳細
パラメーター設定: General
How will you be using the dual port RAM?

Operation mode:

  • With one read port and one write port
  • With two read/write ports
デュアルポートRAMの使用方法を指定します。
How do you want to specify the memory size?

Type:

  • As a number of words
  • As a number of bits
メモリーサイズをワードで指定するかビットで指定するかを決定します。
パラメーター設定: Widths/Blk Type
How many words of memory? — ワード数を指定します。
Use different data widths on different ports On/Off 異なるポートで異なるデータ幅を使用するかを指定します。
With one read port and one write portまたはWith two read/write portsを選択している場合は、次のオプションを利用することができます。
  • How wide should the ‘q_a’ output bus be?
  • How wide should the ‘data_a’ input bus be?
  • How wide should the ‘q_b’ output bus be?
 — 入力ポートおよび出力ポートの幅を指定します。
Ram block type
  • Auto
  • MLAB
  • M20K
  • LCs
メモリーブロックのタイプを指定します。選択可能なメモリーブロックのタイプは、ターゲットデバイスによって異なります。
Set the maximum block depth to
  • Auto: Auto、32、64、128、256、512、1024、2048、4096、8192、16384
  • MLAB: Auto、32
  • M20K: Auto、512、1024、2048
  • LCs: Auto
最大ブロック深度をワード数で指定します。
How should the memory be implemented?
  • Use default logic cell style
ロジックセルの実装方法を指定します。
  • 小さく速いメモリー容量が必要な場合は、Use default logic cell styleを選択します。
パラメーター設定: Clks/Rd, Byte En
Which clocking method do you want to use?
  • Single
  • Dual clock: use separate ‘read’ and ‘write’ clocks
  • Dual clock: use separate ‘input’ and ‘output’ clocks
  • Customize clocks for A and B ports
使用するクロック供給方式を指定します。
  • Single - 単一のクロックとクロックイネーブルでメモリーブロックのすべてのレジスターを制御します。
  • Dual clock: use separate ‘read’ and ‘write’ clock - 書き込みクロックでは、データ入力、書き込みアドレス、および書き込みイネーブルレジスターを制御します。読み出しクロックでは、データ出力、読み出しアドレス、および読み出しイネーブルレジスターを制御します。
  • Dual Clock: use separate ‘input’ and ‘output’ clocks - 入力クロックでは、エンベデッド・メモリー・ブロックへのデータ入力に関係するすべてのレジスターを制御します。これには、データ、アドレス、バイト・イネーブル、読み出しイネーブル、および書き込みイネーブルが含まれます。出力クロックでは、データ出力レジスターを制御します。
  • Dual clock: use separate clocks for A and B ports - クロックAではポートA側のすべてのレジスターを制御します。クロックBではポートB側のすべてのレジスターを制御します。また、各ポートではそれぞれ、ポートAとポートBのレジスターに対する独立したクロックイネーブルをサポートします。
  • Customize clocks for A and B ports - このオプションを使用するには、Emulate TDP dual clock modeオプションを有効にする必要があります。
With two read/write portsおよびCustomize clocks for A and B portsのクロック供給方式を選択している場合は、次のオプションが利用可能です。

Emulate TDP dual clock mode

 On/Off TDPのデュアルクロック・モードをエミュレートするかを指定します。ポートAへのクロック接続は低速クロックにし、ポートBへのクロック接続は高速クロックにする必要があります。
With one read port and one write portを選択している場合は、次のオプションが利用可能です。

Create a ‘rden’ read enable signal

 On/Off 読み出しイネーブル信号をポートBに対して作成するかを指定します。
With two read/write portsを選択している場合は、次のオプションが利用可能です。

Create a ‘rden_a’ and ‘rden_b’ read enable signals

 読み出しイネーブル信号をポートAとポートBに対して作成するかを指定します。
Create byte enable for port A On/Off ポートAおよびポートBのバイト・イネーブルを作成するかを指定します。入力データをマスクし、データの特定のバイト、ニブル、またはビットのみを書き込む場合はこれらのオプションをオンにします。

ポートBのバイト・イネーブルを作成するオプションは、With two read/write portsのオプションを選択している場合にのみ利用可能です。

Create byte enable for port B On/Off

What is the width of a byte for byte enables?
  • MLAB: 5、10
  • M20K: 8、9、10
バイト・イネーブルのバイト幅を指定します。

このオプションは、Create byte enable for port AまたはCreate byte enable for port Bのオプション、もしくはその両方を選択している場合にのみ利用可能です。

Enable Error Correction Check (ECC) On/Off ECC機能を有効にするかを指定します。ECCは、シングルビット・エラー、ダブル隣接ビット・エラー、トリプル隣接ビット・エラーをメモリーの出力で訂正します。
Enable ECC Pipeline Registers On/Off 出力デコーダーの前にECCパイプライン・レジスターを有効にするかを指定します。有効にすると、1サイクルのレイテンシーが発生する代わりに、ECCなしのモードと同じパフォーマンスが実現します。
Enable ECC Encoder Bypass On/Off ECCのエンコーダー・バイパス機能を有効にするかを指定します。この機能では、メモリーへの選択的なパリティービットの挿入をccencparityポートを介して行うことができます。
Enable Coherent Read On/Off コヒーレント読み出し機能を有効にしてコヒーレント・メモリー読み出しを提供するかを指定します。この機能を使用すると、同じサイクルで、現在のメモリーコンテンツを読み出し、そのコンテンツで操作を行い、同じ位置に書き戻すことができます。
パラメーター設定: Regs/Clkens/Aclrs/Sclrs
Which ports should be registered?

With one read port and one write portを選択している場合は、次のオプションを利用することができます。

  • All write input ports
  • raddress port
  • q_b port

With two read/write portsを選択している場合は、次のオプションを利用することができます。

  • All write input ports
  • raddress port
  • q_a port
  • q_b port
 On/Off 読み出しまたは書き込み入力ポートおよび出力ポートをレジスターするかを指定します。

Clock Enables

With one read port and one write portを選択している場合は、次のオプションを利用することができます。

  • Use different clock enables for registers
  • Use clock enable for write input registers
  • Use clock enable for read input registers
  • Use clock enable for output registers

With two read /write portsを選択している場合は、次のオプションを利用することができます。

  • Use different clock enables for registers
  • Use clock enable for port A input registers
  • Use clock enable for port A output registers
  • Use clock enable for port B input registers
  • Use clock enable for port B output registers
 On/Off 読み出しおよび書き込みレジスターにクロックイネーブルを作成するかを指定します。

Addressstalls

With one read port and one write portを選択している場合は、次のオプションを利用することができます。

  • Create a ‘wr_addressstall’ input port.
  • Create a ‘rd_addressstall’ input port.

With two read /write portsを選択している場合は、次のオプションを利用することができます。

  • Create an addressstall_a input port
  • Create an addressstall_b input port
 On/Off クロックイネーブルをアドレスレジスターに対して作成するかを指定します。これらのポートを作成すると、アドレスレジスターに対するアクティブLowの追加クロックイネーブル入力として機能させることができます。

Aclr Options

With one read port and one write portを選択している場合は、次のオプションを利用することができます。

  • rdaddress port
  • q_b port

With two read /write portsを選択している場合は、次のオプションを利用することができます。

  • q_a port
  • q_b port
 On/Off

非同期クリアポートをレジスターされるポートに対して作成するかを指定します。「rdaddress」、「q_a」、「q_b」ポートをaclrポートによってクリアするかを指定します。

Sclr Options

With one read port and one write portを選択している場合は、次のオプションを利用することができます。

  • rdaddress port
  • q_b port

With two read/write portsを選択している場合は、次のオプションを利用することができます。

  • q_a port
  • q_b port
 On/Off 同期クリアポートをレジスターされるポートに対して作成するかを指定します。「rdaddress」、「q_a」、「q_b」ポートをsclrポートによってクリアするかを指定します。
パラメーター設定: Mixed Port Read-During-Write (このタブは、With one read port and one write portsを選択している場合にのみ適用されます)

How should the q_a and q_b outputs behave when reading a memory location that is being written from the other port?
  • New Data
  • Old Data
  • Don't Care

Read-During-Write発生時の出力動作を指定します。

  • New Data - 新しいデータは、データが書き込まれたクロックサイクルと同じクロックサイクルの立ち上がりエッジで利用可能です。
  • Old Data - RAMの出力は、書き込み動作が行われる前にそのアドレスの古いデータを反映します。
  • Don't Care - このオプションをオンにしている場合、その機能は選択しているメモリー・ブロック・タイプに応じて異なります。
    • メモリー・ブロック・タイプをAuto、M20K、または他のブロックRAMに設定している場合、Read-During-Write動作でのRAMの出力は、「don't care」または「unknown」の値になります。タイミングパスは解析されません。
    • メモリー・ブロック・タイプをMLAB (LUTRAMの場合) に設定している場合、Read-During-Write動作でのRAMの出力は、「don't care」または「unknown」の値になります。タイミングパスが解析され、準安定状態を防ぎます。
パラメーター設定: Same Port Read-During-Write (このタブは、With two read/write portsを選択している場合にのみ利用可能です)
What should the ‘q_a’ output be when reading from a memory location being written to?
  • New Data
  • Old Data

Read-During-Write発生時の出力動作を指定します。

  • New Data - 新しいデータは、データが書き込まれたクロックサイクルと同じクロックサイクルの立ち上がりエッジで利用可能です。
  • Old Data - RAMの出力は、書き込み動作が行われる前にそのアドレスの古いデータを反映します。
What should the ‘q_b’ output be when reading from a memory location being written to?
Get x’s for write masked bytes instead of old data when byte enable is used On/Off このオプションをオンにして、マスクされているバイトで「X」を取得します。
パラメーター設定: Mem Init
Do you want to specify the initial content of the memory?
  • No, leave it blank
  • Yes, use this file for the memory content data

メモリーの初期コンテンツを指定します。

メモリーを0に初期化するには、No, leave it blankを選択します。

メモリー初期化ファイル (.mif) または16進数 (インテル形式) ファイル (.hex) を使用するには、Yes, use this file for the memory content dataを選択します。

Initialize memory content data to XX..X on power-up in simulation On/Off —
The initial content file should conform to which port's dimension?
  • PORT_A
  • PORT_B
初期コンテンツファイルをメモリーコンテンツのデータに使用することを選択している場合は、ファイルを準拠させるポートを選択します。
Implement clock-enable circuitry for use in a partial reconfiguration region On/Off

クロックイネーブル回路を実装してパーシャル・リコンフィグレーション領域で使用するかを指定します。クロックイネーブル回路は、パーシャル・リコンフィグレーション領域での使用に向けて実装します。
パラメーター設定: Performance Optimization
Enable Force to Zero On/Off 読み出しイネーブル信号をデアサートする際に、出力を0に設定するかを指定します。

選択しているメモリー深度が単一のメモリーブロックよりも大きい場合は、この機能を有効にすると、グルーロジックのパフォーマンス向上につながります。
Which timing/power optimization option do you want to use?
  • Auto
  • High Speed
  • Low Power
使用するタイミングまたは消費電力の最適化オプションを指定します。このオプションは、 インテル® Agilex™ デバイスでM20K のメモリータイプを選択している場合にのみ適用されます。
レベル 2 の表題