インテル® Agilex™ エンベデッド・メモリー・ユーザーガイド

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ID 683241
日付 4/25/2022
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ドキュメント目次
ドキュメント目次 x
1. インテル® Agilex™ エンベデッド・メモリーの概要 2. インテル® Agilex™ エンベデッド・メモリーのアーキテクチャーと機能 3. インテル® Agilex™ エンベデッド・メモリーのデザインに関する考慮事項 4. インテル® Agilex™ エンベデッド・メモリーIPのリファレンス 5. インテル® Agilex™ エンベデッド・メモリーのデバッグ 6. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドのアーカイブ 7. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドの改訂履歴
1. インテル® Agilex™ エンベデッド・メモリーの概要 x
1.1. インテル® Agilex™ エンベデッド・メモリーの機能
2. インテル® Agilex™ エンベデッド・メモリーのアーキテクチャーと機能 x
2.1. インテル® Agilex™ エンベデッド・メモリー・ブロックにおけるバイト・イネーブル 2.2. アドレス・クロック・イネーブルのサポート 2.3. 非同期クリアと同期クリア 2.4. メモリーブロックの誤り訂正コード (ECC) のサポート 2.5. インテル® Agilex™ エンベデッド・メモリーのクロックモード 2.6. インテル® Agilex™ エンベデッド・メモリーのコンフィグレーション 2.7. Force-to-Zero 2.8. コヒーレント読み出しメモリー 2.9. フリーズロジック 2.10. トゥルー・デュアルポートのデュアルクロック・エミュレーター 2.11. 読み出しアドレスレジスターと書き込みアドレスレジスターの初期値 2.12. M20Kブロックのタイミングまたは消費電力最適化の機能 2.13. インテル® Agilex™ でサポートされるエンベデッド・メモリーIP
2.1. インテル® Agilex™ エンベデッド・メモリー・ブロックにおけるバイト・イネーブル x
2.1.1. バイト・イネーブル制御 2.1.2. データバイト出力 2.1.3. バイト・イネーブルの動作
2.4. メモリーブロックの誤り訂正コード (ECC) のサポート x
2.4.1. パリティービット 2.4.2. ECCのパリティーフリップ 2.4.3. ECC Read-During-Writeの動作 2.4.4. 誤り訂正コードの真理値
2.5. インテル® Agilex™ エンベデッド・メモリーのクロックモード x
2.5.1. シングル・クロック・モード 2.5.2. 読み出し/書き込みクロックモード 2.5.3. 入力/出力クロックモード 2.5.4. クロックモードにおける非同期/同期クリア 2.5.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.5.6. クロックモードにおける独立したクロックイネーブル
2.6. インテル® Agilex™ エンベデッド・メモリーのコンフィグレーション x
2.6.1. 混合幅のポート・コンフィグレーション
2.8. コヒーレント読み出しメモリー x
2.8.1. 転送ロジック
3. インテル® Agilex™ エンベデッド・メモリーのデザインに関する考慮事項 x
3.1. メモリーブロックの選択についての考慮事項 3.2. 同時読み出し動作についての考慮事項 3.3. Read-During-Write動作のカスタマイズ 3.4. 電源投入時の状態とメモリーの初期化についての考慮事項 3.5. 消費電力の削減 3.6. 非決定的な入力の使用に関する制約 3.7. クロック信号と他の制御信号の同時変更に関する制約 3.8. インテル® Quartus® Prime開発ソフトウェアにおけるメモリーの高度な設定
3.3. Read-During-Write動作のカスタマイズ x
3.3.1. 同一ポートのRead-During-Writeモード 3.3.2. 混合ポートのRead-During-Writeモード
4. インテル® Agilex™ エンベデッド・メモリーIPのリファレンス x
4.1. オンチップメモリーRAM/ROMインテルFPGA IPコア 4.2. eSRAM Intel Agilex FPGA IP 4.3. FIFO Intel FPGA IP 4.4. Shift Register (RAM-based) Intel® FPGA IP
4.1. オンチップメモリーRAM/ROMインテルFPGA IPコア x
4.1.1. RAM/ROMインテルFPGA IPのリリース情報 4.1.2. RAM: 1-PORT Intel® FPGA IPのパラメーター 4.1.3. RAM: 2-PORT Intel® FPGA IPのパラメーター 4.1.4. RAM: 4-PORT Intel® FPGA IPのパラメーター 4.1.5. ROM: 1-PORT Intel® FPGA IPのパラメーター 4.1.6. ROM: 2-PORT Intel® FPGA IPのパラメーター 4.1.7. パラメーター設定の手動変更 4.1.8. RAMおよびROMのインターフェイス信号
4.1.7. パラメーター設定の手動変更 x
4.1.7.1. RAMおよびROMのパラメーター設定
4.2. eSRAM Intel Agilex FPGA IP x
4.2.1. eSRAM Intel Agilex FPGA IPのリリース情報 4.2.2. eSRAMシステムの機能 4.2.3. eSRAM Intel Agilex FPGA IPのパラメーター 4.2.4. eSRAM Intel Agilex FPGA IPのインターフェイス信号 4.2.5. eSRAMのタイミング図
4.2.2. eSRAMシステムの機能 x
4.2.2.1. eSRAMの仕様
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel® FPGA IPのリリース情報 4.3.2. コンフィグレーション方法 4.3.3. 仕様 4.3.4. FIFOの機能におけるタイミング要件 4.3.5. SCFIFOのALMOST_EMPTY機能のタイミング 4.3.6. FIFOの出力ステータスフラグとレイテンシー 4.3.7. FIFOの準安定状態の保護および関連オプション 4.3.8. FIFOの同期クリアと非同期クリアの影響 4.3.9. SCFIFOおよびDCFIFOのShow-aheadモード 4.3.10. 異なる入力幅と出力幅 4.3.11. DCFIFOのタイミング制約の設定 4.3.12. 手動インスタンス化のコーディング例 4.3.13. デザイン例 4.3.14. クロック・ドメイン・クロッシングでのグレイコード・カウンター転送 4.3.15. エンベデッド・メモリーのECC機能に関するガイドライン 4.3.16. FIFO Intel® FPGA IPのパラメーター 4.3.17. リセットスキーム
4.3.3. 仕様 x
4.3.3.1. Verilog HDLプロトタイプ 4.3.3.2. VHDLのコンポーネント宣言 4.3.3.3. VHDLのLIBRARY-USE宣言 4.3.3.4. FIFOの信号 4.3.3.5. FIFOのパラメーター設定
4.3.8. FIFOの同期クリアと非同期クリアの影響 x
4.3.8.1. DCFIFOコンパイル時の回復と削除のタイミング違反警告
4.3.11. DCFIFOのタイミング制約の設定 x
4.3.11.1. 組み込みタイミング制約 4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約
4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約 x
4.3.11.2.1. SDCコマンド
4.4. Shift Register (RAM-based) Intel® FPGA IP x
4.4.1. Shift Register (RAM-based) Intel® FPGA IPのリリース情報 4.4.2. Shift Register (RAM-based) Intel® FPGA IPの機能 4.4.3. Shift Register (RAM-based) Intel® FPGA IPの基本的な説明 4.4.4. Shift Register (RAM-based) Intel® FPGA IPのパラメーターの設定 4.4.5. シフト・レジスター・ポートとパラメーターの設定
1. インテル® Agilex™ エンベデッド・メモリーの概要
2. インテル® Agilex™ エンベデッド・メモリーのアーキテクチャーと機能
3. インテル® Agilex™ エンベデッド・メモリーのデザインに関する考慮事項
4. インテル® Agilex™ エンベデッド・メモリーIPのリファレンス
5. インテル® Agilex™ エンベデッド・メモリーのデバッグ
6. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドのアーカイブ
7. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドの改訂履歴

4.1.8. RAMおよびROMのインターフェイス信号

表 29.   インテル® Agilex™ のRAM/ROM IPのインターフェイス信号
信号 入力/出力 要/不要 説明
data_a 入力 任意 メモリーのポートAへのデータ入力です。

data_aポートは、RAMのすべての動作モードで必要です。

  • SINGLE_PORT
  • DUAL_PORT
  • BIDIR_DUAL_PORT
  • QUAD_PORT
address_a 入力 要 メモリーのポートAへのアドレス入力です。

address_a信号は、すべての動作モードで必要です。

address2_a 入力 要

(シンプル・クアッドポートの場合)

 メモリーのポートAへの読み出しアドレス入力です。

address2_a信号は、operation_modeパラメーターがQUAD_PORTに設定されている場合に必要です。

wren_a 入力 任意 address_aポートの書き込みイネーブル入力です。

wren_a信号は、RAMのすべての動作モードで必要です。

  • SINGLE_PORT
  • DUAL_PORT
  • BIDIR_DUAL_PORT
  • QUAD_PORT
rden_a 入力 任意 address_aポートの読み出しイネーブル入力です。rden_a信号は、選択しているメモリーモードとメモリーブロックに応じてサポートされます。
byteena_a 入力 任意

data_aポートをマスクするバイト・イネーブル入力です。これにより、データの特定のバイト、ニブル、またはビットのみが書き込まれます。byteena_aポートは次の条件ではサポートされません。

  • implement_in_lesパラメーターがONに設定されている場合
  • operation_modeパラメーターがROMに設定されている場合
addressstall_a 入力 任意 アドレス・クロック・イネーブル入力です。addressstall_aポートがHighの場合に、address_aポートの以前のアドレスを保持します。
q_a 出力 要 メモリーのポートAからのデータ出力です。

q_aポートは、operation_modeパラメーターが次のいずれかの値に設定されている場合に必要です。

  • SINGLE_PORT
  • BIDIR_DUAL_PORT
  • QUAD_PORT
  • ROM
q_aポートの幅は、data_aポートの幅と等しくする必要があります。
data_b 入力 任意 メモリーのポートBへのデータ入力です。

data_bポートは、operation_modeパラメーターがBIDIR_DUAL_PORT およびQUAD_PORT に設定されている場合に必要です。

address_b 入力 任意 メモリーのポートBへのアドレス入力です。

address_bポートは、operation_modeパラメーターが次の値に設定されている場合に必要です。

  • DUAL_PORT
  • BIDIR_DUAL_PORT
  • QUAD_PORT
address2_b 入力 要

(シンプル・クアッドポートの場合)

 メモリーのポートBへの読み出しアドレス入力です。

address2_bは、operation_modeパラメーターがQUAD_PORTに設定されている場合に必要です。

wren_b 入力 要 address_bポートの書き込みイネーブル入力です。

wren_bポートは、operation_modeがBIDIR_DUAL_PORT およびQUAD_PORT に設定されている場合に必要です。

rden_b 入力 任意 address_bポートの読み出しイネーブル入力です。rden_bポートは、選択しているメモリーモードとメモリーブロックに応じてサポートされます。
byteena_b 入力 任意 data_bポートをマスクするバイト・イネーブル入力です。これにより、データの特定のバイト、ニブル、およびビットのみが書き込まれます。

byteena_bポートは次の条件ではサポートされません。

  • implement_in_lesパラメーターがONに設定されている場合
  • operation_modeパラメーターがSINGLE_PORT、DUAL_PORT、またはROMに設定されている場合
q_b 出力 要 メモリーのポートBからのデータ出力です。q_bポートは、operation_modeが次の値に設定されている場合に必要です。
  • DUAL_PORT
  • BIDIR_DUAL_PORT
  • QUAD_PORT

q_bポートの幅は、data_bポートの幅と等しくする必要があります。

clock0 入力 要 以下に、clock0ポートに接続する必要があるメモリークロック、および異なるクロックモードにおけるポートの同期について説明します。
  • シングルクロック: お使いの単一のソースクロックをclock0ポートに接続します。レジスターされるポートはすべて、同じソースクロックによって同期します。
  • 読み出し/書き込み: お使いの読み出しクロックをclock0ポートに接続します。書き込み動作に関連してレジスターされるポート (data_aポート、address_aポート、wren_aポート、byteena_aポートなど) はすべて、書き込みクロックによって同期します。
  • 入力出力: お使いの入力クロックをclock0ポートに接続します。レジスターされる入力ポートはすべて、入力クロックによって同期します。
  • 独立しているクロック: お使いのポートAのクロックをclock0ポートに接続します。ポートAのレジスターされる入力ポートおよび出力ポートはすべて、ポートAのクロックによって同期します。
clock1 入力 任意 以下に、clock1ポートに接続する必要があるメモリークロック、および異なるクロックモードにおけるポートの同期について説明します。
  • シングルクロック: 該当しません。レジスターされるポートはすべて、clock0ポートによって同期します。
  • 読み出し/書き込み: 読み出しクロックをclock1ポートに接続します。読み出し動作に関連してレジスターされるポート (address_bポート、rden_bポートなど) はすべて、読み出しクロックによって同期します。
  • 入力出力: 出力クロックをclock1ポートに接続します。レジスターされる出力ポートはすべて、出力クロックによって同期します。
  • 独立しているクロック: お使いのポートBのクロックをclock1ポートに接続します。ポートBのレジスターされる入力ポートおよび出力ポートはすべて、ポートBのクロックによって同期します。
clocken0 入力 任意 clock0ポートのクロックイネーブル入力です。
clocken1 入力 任意 clock1ポートのクロックイネーブル入力です。
eccstatus 出力 任意 ビット幅のエラー訂正ステータスポートです。メモリーから読み出されたデータに、訂正ありのシングルビット・エラーまたは訂正なしの致命的なエラーが発生している、もしくはエラービットが発生していないことを示します。

eccstatusポートは、次の条件がすべて満たされる場合にサポートされます。

  • operation_modeパラメーターがDUAL_PORTに設定されている
  • ram_block_typeパラメーターがM20Kに設定されている
  • width_aおよびwidth_bパラメーターが同じ値になっている
  • バイト・イネーブルが使用されていない
eccencbypass 入力 任意 アクティブな場合、このポートは、eccencparityポートを介したユーザーによるパリティー・フリップ・ビットの挿入を可能にします。非アクティブな場合は、パリティー・フリップ・ビットは内部のeccエンコーダーを使用して生成されます。このポートは、enable_ecc_encoder_bypassが「TRUE」に設定されている場合にのみ使用することができます。
eccencparity 入力 任意 eccencbypassがアクティブな場合、ユーザーは、8ビットのパリティーフリップをeccencparityポートを介して挿入することができます。このポートは、enable_ecc_encoder_bypassが「TRUE」に設定されている場合にのみ使用することができます。
data 入力 要 メモリーへのデータ入力です。dataポートが必要です。幅は、qポートの幅に等しくする必要があります。
wraddress 入力 要 メモリーへの書き込みアドレス入力です。
wren 入力 要 wraddressポートの書き込みイネーブル入力です。wrenポートが必要です。
rdaddress 入力 要 メモリーへの読み出しアドレス入力です。
rden 入力 任意 rdaddressポートの読み出しイネーブル入力です。
byteena 入力 任意 データポートをマスクするバイト・イネーブル入力です。これにより、データの特定のバイト、ニブル、またはビットのみが書き込まれます。 インテル® Agilex™ デバイスでは、ram_block_typeパラメーターをMLABに設定している場合にサポートされます。
wraddressstall 入力 任意 書き込みアドレス・クロック・イネーブル入力です。wraddressstallポートがHighの間は、wraddressポートの以前の書き込みアドレスを保持します。
rdaddressstall 入力 任意 読み出しアドレス・クロック・イネーブル入力です。rdaddressstallポートがHighの間は、rdaddressポートの以前の読み出しアドレスを保持します。
q 出力 要 メモリーからのデータ出力です。
inclock 入力 要 以下に、inclockポートに接続する必要があるメモリークロック、および異なるクロックモードにおけるポートの同期について説明します。
  • シングルクロック: お使いの単一のソースクロックをinclockポートとoutclockポートに接続します。レジスターされるポートはすべて、同じソースクロックによって同期します。
  • 読み出し/書き込み: お使いの書き込みクロックをinclockポートに接続します。書き込み動作に関連してレジスターされるポート (dataポート、wraddressポート、wrenポート、byteenaポートなど) はすべて、書き込みクロックによって同期します。
  • 入力/出力: お使いの入力クロックをinclockポートに接続します。レジスターされる入力ポートはすべて、入力クロックによって同期します。
outclock 入力 要 以下に、outclockポートに接続する必要があるメモリークロック、および異なるクロックモードにおけるポートの同期について説明します。
  • シングルクロック: お使いの単一のソースクロックをinclockポートとoutclockポートに接続します。レジスターされるポートはすべて、同じソースクロックによって同期します。
  • 読み出し/書き込み: お使いの読み出しクロックをoutclockポートに接続します。読み出し動作に関連してレジスターされるポート (rdaddressポート、rdrenポートなど) はすべて、読み出しクロックによって同期します。
  • 入力/出力: お使いの出力クロックをoutclockポートに接続します。レジスターされるqポートは、出力クロックによって同期します。
inclocken 入力 任意 inclockポートのクロックイネーブル入力です。
outclocken 入力 任意 outclockポートのクロックイネーブル入力です。
aclr 入力 任意 出力ポートを非同期でクリアします。レジスターされるポートに対する非同期クリアの影響は、対応するクリア・パラメーター (outdata_aclr_a、outdata_aclr_bなど) を介して制御することができます。
sclr 入力 任意 出力ポートを同期してクリアします。レジスターされるポートに対する同期クリアの影響は、対応するパラメーター (outdata_sclr_a、outdata_sclr_bなど) を介して制御することができます。
注: エンベデッド・メモリーのシミュレーション・モデルを実行する際は、「X」またはdont_careをシミュレーション・モデルへの入力として使用しないようにする必要があります。「X」またはdon't_careを提供すると、シミュレーションで予期しない動作が発生する可能性があります。
レベル 2 の表題