インテル® Agilex™ エンベデッド・メモリー・ユーザーガイド

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ID 683241
日付 4/25/2022
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ドキュメント目次
ドキュメント目次 x
1. インテル® Agilex™ エンベデッド・メモリーの概要 2. インテル® Agilex™ エンベデッド・メモリーのアーキテクチャーと機能 3. インテル® Agilex™ エンベデッド・メモリーのデザインに関する考慮事項 4. インテル® Agilex™ エンベデッド・メモリーIPのリファレンス 5. インテル® Agilex™ エンベデッド・メモリーのデバッグ 6. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドのアーカイブ 7. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドの改訂履歴
1. インテル® Agilex™ エンベデッド・メモリーの概要 x
1.1. インテル® Agilex™ エンベデッド・メモリーの機能
2. インテル® Agilex™ エンベデッド・メモリーのアーキテクチャーと機能 x
2.1. インテル® Agilex™ エンベデッド・メモリー・ブロックにおけるバイト・イネーブル 2.2. アドレス・クロック・イネーブルのサポート 2.3. 非同期クリアと同期クリア 2.4. メモリーブロックの誤り訂正コード (ECC) のサポート 2.5. インテル® Agilex™ エンベデッド・メモリーのクロックモード 2.6. インテル® Agilex™ エンベデッド・メモリーのコンフィグレーション 2.7. Force-to-Zero 2.8. コヒーレント読み出しメモリー 2.9. フリーズロジック 2.10. トゥルー・デュアルポートのデュアルクロック・エミュレーター 2.11. 読み出しアドレスレジスターと書き込みアドレスレジスターの初期値 2.12. M20Kブロックのタイミングまたは消費電力最適化の機能 2.13. インテル® Agilex™ でサポートされるエンベデッド・メモリーIP
2.1. インテル® Agilex™ エンベデッド・メモリー・ブロックにおけるバイト・イネーブル x
2.1.1. バイト・イネーブル制御 2.1.2. データバイト出力 2.1.3. バイト・イネーブルの動作
2.4. メモリーブロックの誤り訂正コード (ECC) のサポート x
2.4.1. パリティービット 2.4.2. ECCのパリティーフリップ 2.4.3. ECC Read-During-Writeの動作 2.4.4. 誤り訂正コードの真理値
2.5. インテル® Agilex™ エンベデッド・メモリーのクロックモード x
2.5.1. シングル・クロック・モード 2.5.2. 読み出し/書き込みクロックモード 2.5.3. 入力/出力クロックモード 2.5.4. クロックモードにおける非同期/同期クリア 2.5.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.5.6. クロックモードにおける独立したクロックイネーブル
2.6. インテル® Agilex™ エンベデッド・メモリーのコンフィグレーション x
2.6.1. 混合幅のポート・コンフィグレーション
2.8. コヒーレント読み出しメモリー x
2.8.1. 転送ロジック
3. インテル® Agilex™ エンベデッド・メモリーのデザインに関する考慮事項 x
3.1. メモリーブロックの選択についての考慮事項 3.2. 同時読み出し動作についての考慮事項 3.3. Read-During-Write動作のカスタマイズ 3.4. 電源投入時の状態とメモリーの初期化についての考慮事項 3.5. 消費電力の削減 3.6. 非決定的な入力の使用に関する制約 3.7. クロック信号と他の制御信号の同時変更に関する制約 3.8. インテル® Quartus® Prime開発ソフトウェアにおけるメモリーの高度な設定
3.3. Read-During-Write動作のカスタマイズ x
3.3.1. 同一ポートのRead-During-Writeモード 3.3.2. 混合ポートのRead-During-Writeモード
4. インテル® Agilex™ エンベデッド・メモリーIPのリファレンス x
4.1. オンチップメモリーRAM/ROMインテルFPGA IPコア 4.2. eSRAM Intel Agilex FPGA IP 4.3. FIFO Intel FPGA IP 4.4. Shift Register (RAM-based) Intel® FPGA IP
4.1. オンチップメモリーRAM/ROMインテルFPGA IPコア x
4.1.1. RAM/ROMインテルFPGA IPのリリース情報 4.1.2. RAM: 1-PORT Intel® FPGA IPのパラメーター 4.1.3. RAM: 2-PORT Intel® FPGA IPのパラメーター 4.1.4. RAM: 4-PORT Intel® FPGA IPのパラメーター 4.1.5. ROM: 1-PORT Intel® FPGA IPのパラメーター 4.1.6. ROM: 2-PORT Intel® FPGA IPのパラメーター 4.1.7. パラメーター設定の手動変更 4.1.8. RAMおよびROMのインターフェイス信号
4.1.7. パラメーター設定の手動変更 x
4.1.7.1. RAMおよびROMのパラメーター設定
4.2. eSRAM Intel Agilex FPGA IP x
4.2.1. eSRAM Intel Agilex FPGA IPのリリース情報 4.2.2. eSRAMシステムの機能 4.2.3. eSRAM Intel Agilex FPGA IPのパラメーター 4.2.4. eSRAM Intel Agilex FPGA IPのインターフェイス信号 4.2.5. eSRAMのタイミング図
4.2.2. eSRAMシステムの機能 x
4.2.2.1. eSRAMの仕様
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel® FPGA IPのリリース情報 4.3.2. コンフィグレーション方法 4.3.3. 仕様 4.3.4. FIFOの機能におけるタイミング要件 4.3.5. SCFIFOのALMOST_EMPTY機能のタイミング 4.3.6. FIFOの出力ステータスフラグとレイテンシー 4.3.7. FIFOの準安定状態の保護および関連オプション 4.3.8. FIFOの同期クリアと非同期クリアの影響 4.3.9. SCFIFOおよびDCFIFOのShow-aheadモード 4.3.10. 異なる入力幅と出力幅 4.3.11. DCFIFOのタイミング制約の設定 4.3.12. 手動インスタンス化のコーディング例 4.3.13. デザイン例 4.3.14. クロック・ドメイン・クロッシングでのグレイコード・カウンター転送 4.3.15. エンベデッド・メモリーのECC機能に関するガイドライン 4.3.16. FIFO Intel® FPGA IPのパラメーター 4.3.17. リセットスキーム
4.3.3. 仕様 x
4.3.3.1. Verilog HDLプロトタイプ 4.3.3.2. VHDLのコンポーネント宣言 4.3.3.3. VHDLのLIBRARY-USE宣言 4.3.3.4. FIFOの信号 4.3.3.5. FIFOのパラメーター設定
4.3.8. FIFOの同期クリアと非同期クリアの影響 x
4.3.8.1. DCFIFOコンパイル時の回復と削除のタイミング違反警告
4.3.11. DCFIFOのタイミング制約の設定 x
4.3.11.1. 組み込みタイミング制約 4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約
4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約 x
4.3.11.2.1. SDCコマンド
4.4. Shift Register (RAM-based) Intel® FPGA IP x
4.4.1. Shift Register (RAM-based) Intel® FPGA IPのリリース情報 4.4.2. Shift Register (RAM-based) Intel® FPGA IPの機能 4.4.3. Shift Register (RAM-based) Intel® FPGA IPの基本的な説明 4.4.4. Shift Register (RAM-based) Intel® FPGA IPのパラメーターの設定 4.4.5. シフト・レジスター・ポートとパラメーターの設定
1. インテル® Agilex™ エンベデッド・メモリーの概要
2. インテル® Agilex™ エンベデッド・メモリーのアーキテクチャーと機能
3. インテル® Agilex™ エンベデッド・メモリーのデザインに関する考慮事項
4. インテル® Agilex™ エンベデッド・メモリーIPのリファレンス
5. インテル® Agilex™ エンベデッド・メモリーのデバッグ
6. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドのアーカイブ
7. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドの改訂履歴

2.13. インテル® Agilex™ でサポートされるエンベデッド・メモリーIP

表 12.   インテル® Agilex™ のメモリーIP次の表は、 インテル® Agilex™ のエンベデッド・メモリー・ブロックでサポートされるIPをリスト化し、説明しています。
IP サポートされるメモリーモード M20Kのサポート MLABのサポート eSRAMのサポート 説明
RAM: 1-PORT Intel® FPGA IP シングルポートRAM あり あり なし 一度に実行できる読み出しまたは書き込み動作は1つだけです。

読み出しイネーブルポートを使用して、書き込み動作時のRAM出力ポートの動作を制御します。

  • 直近のアクティブな読み出しイネーブルの際に保持されていた以前の値を維持するには、読み出しイネーブルポートを作成し、その読み出しイネーブルポートがデアサートされている状態で書き込み動作を行います。
  • 書き込まれている新しいデータ、そのアドレスの古いデータ、またはDon't Careの値を、Read-During-Writeが同じアドレス位置で発生している際に表示する場合は、読み出しイネーブル信号の作成、もしくは書き込み動作中の読み出しイネーブルのアクティブ化を行わないでください。
RAM: 2-PORT Intel® FPGA IP シンプル・デュアルポートRAM あり あり なし 異なる位置への1つの読み出し動作と1つの書き込み動作を同時に実行することができます。すなわち、書き込み動作がポートAで発生し、読み出し動作がポートBで発生している状態です。
RAM: 2-PORT Intel® FPGA IP トゥルー・デュアルポートRAM あり なし なし ポートの2つの動作を任意の組み合わせで行うことができます (シングルクロック・モードで2つの読み出し、2つの書き込み、または1つの読み出しと1つの書き込み)。
RAM: 4-PORT Intel® FPGA IP シンプル・クアッドポートRAM あり なし なし 異なる位置への2つの読み出し動作と2つの書き込み動作を同時に行うことができます。この場合、書き込みアドレスはaddress_aおよびaddress_b信号/ポートで指定され、読み出しアドレスはaddress2_aおよびaddress2_b信号/ポートで指定されます。
ROM: 1-PORT Intel® FPGA IP シングルポートROM あり あり なし

1つのアドレスポートのみを読み出し動作で利用可能です。

メモリーブロックをROMとして使用することができます。

  • メモリーブロックのROMのコンテンツは、.mifまたは.hexを使用して初期化します。
  • ROMのアドレスラインは、M20Kブロックではレジスターされます。MLABではレジスターされない場合もあります。
  • 出力は、レジスターする/しないを選択することができます。
  • 出力レジスターは、非同期クリア、もしくは同期クリアにすることができます。
  • ROMの読み出し動作は、シングルポートRAMのコンフィグレーションにおける読み出し動作と同じです。
ROM: 2 PORT Intel® FPGA IP デュアルポートROM あり なし なし

デュアルポートROMには、シングルポートROMとほぼ同じ機能のポートがあります。違いは、デュアルポートROMには読み出し動作にアドレスポートが追加されることです。

メモリーブロックをROMとして使用することができます。

  • メモリーブロックのROMのコンテンツは、.mifまたは.hexを使用して初期化します。
  • M20Kブロックでは、ROMのアドレスラインはレジスターされます。
  • 出力は、レジスターする/しないを選択することができます。
  • 出力レジスターは、非同期クリア、もしくは同期クリアにすることができます。
  • ROMの読み出し動作は、トゥルー・デュアルポートRAMのコンフィグレーションにおける読み出し動作と同じです。
Shift Register (RAM-based) Intel® FPGA IP — あり あり なし

メモリーブロックをシフト・レジスター・ブロックとして使用し、ロジックセルと配線リソースの使用を抑えます。

このモードは、ローカル・データ・ストレージを必要とするDSPのアプリケーションで有効です。これには、有限インパルス応答 (FIR) フィルター、擬似乱数発生器、マルチチャネル・フィルタリング、自己相関関数および相互相関関数などがあります。従来、ローカル・データ・ストレージは標準的なフリップフロップで実装されますが、大きなシフトレジスターでは多数のロジックセルが消費されます。

入力データ幅 (w)、タップ長 (m)、およびタップ数 (n) でシフトレジスターのサイズ (w × m × n) が決まります。メモリーブロックをカスケード接続することで、より大きなシフトレジスターを実装することができます。

FIFO Intel® FPGA IP — あり あり なし

メモリーブロックは、FIFOバッファーとして使用することができます。SCFIFOおよびDCFIFOの機能を使用し、シングルクロックまたはデュアルクロックの非同期FIFOバッファーをデザインに実装します。

サイズが小さく深さが浅いFIFOバッファーを多数備えるデザインでは、MLABはFIFOモードに最適です。ただし、MLABは混合幅のFIFOモードをサポートしません。
eSRAM Intel® FPGA IP — なし なし あり

eSRAMメモリー (大容量メモリー) を使用し、単一の読み出しおよび書き込み手法を実行します。eSRAMメモリーには 4つのポートがあります。各 ポートには専用の書き込みアドレスと読み出しアドレスがあり、書き込みイネーブルと読み出しイネーブルの制御信号で読み出しおよび書き込み動作を動的に制御します。

注意:
メモリーコンテンツの破損を回避するため、読み出しまたは書き込み動作時にエンベデッド・メモリー・ブロックの入力レジスターでセットアップ時間またはホールド時間に違反しないようにします。この制限は、シングルポートRAM、シンプル・デュアルポートRAM、トゥルー・デュアルポートRAM、シンプル・クアッドポートRAM、またはROMモードでメモリーブロックを使用する場合に適用されます。
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レベル 2 の表題