インテル® Agilex™ デバイス・データシート

ダウンロード PDF
ID 683301
日付 6/02/2021
Public
ドキュメント目次
ドキュメント目次 x
インテル® Agilex™ デバイス・データシート
インテル® Agilex™ デバイス・データシート x
電気的特性 スイッチング特性 コンフィグレーションの仕様 I/Oタイミング プログラマブルIOE遅延 用語集 インテルAgilexデバイス・データシートの改訂履歴
電気的特性 x
動作条件
動作条件 x
絶対最大定格 最大許容オーバーシュートおよびアンダーシュート電圧 推奨動作条件 DC特性 I/O規格の仕様
推奨動作条件 x
推奨動作条件 1.1.1.3.2. トランシーバー電源の動作条件 HPS電源の動作条件
DC特性 x
供給電流および消費電力 I/Oピンのリーク電流 バスホールド仕様 OCTキャリブレーション精度の仕様 キャリブレーションなしOCTの抵抗許容差の仕様 ピン・キャパシタンス 内部ウィークプルアップ抵抗 シュミットトリガー入力のヒステリシスの仕様
I/O規格の仕様 x
シングルエンドI/O規格の仕様 シングルエンドSSTL、HSTL、HSUL、およびPOD I/Oリファレンス電圧の仕様 シングルエンドSSTL、HSTL、HSUL、およびPOD I/O規格信号の仕様 差動SSTL、HSTL、および差動HSUL I/O規格の仕様 差動POD I/O規格の仕様 差動I/O規格の仕様
スイッチング特性 x
コア性能の仕様 ペリフェラル性能の仕様 Eタイル・トランシーバーの性能の仕様 Pタイル・トランシーバーの性能の仕様 Rタイル・トランシーバーの性能の仕様 Fタイル・トランシーバーの性能の仕様 HPS性能の仕様
コア性能の仕様 x
クロックツリーの仕様 I/O PLLの仕様 DSPブロックの仕様 メモリーブロックの仕様 ローカル温度センサーの仕様 リモート温度ダイオードの仕様 電圧センサーの仕様
ペリフェラル性能の仕様 x
LVDS SERDESの仕様 DPAロック時間の仕様 LVDS SERDESソフトCDR正弦ジッター許容値の仕様 1.2.2.4. ハード・メモリー・コントローラーでサポートされているメモリー規格 1.2.2.5. ソフト・メモリー・コントローラーでサポートされているメモリー規格 1.2.2.6. HPSハード・メモリー・コントローラーでサポートされているメモリー規格 DLL範囲の仕様 メモリー出力クロックジッターの仕様
Eタイル・トランシーバーの性能の仕様 x
Eタイル・トランシーバーの性能 Eタイル・トランシーバーのリファレンス・クロックの仕様 Eタイルのトランスミッターの仕様 Eタイルのレシーバーの仕様
Pタイル・トランシーバーの性能の仕様 x
Pタイル・トランシーバーの性能 Pタイル・トランシーバーのリファレンス・クロックの仕様 Pタイルのトランスミッターの仕様 Pタイルのレシーバーの仕様
Rタイル・トランシーバーの性能の仕様 x
Rタイル・トランシーバーの性能 Rタイル・トランシーバーのリファレンス・クロックの仕様 Rタイルのトランスミッターの仕様 Rタイルのレシーバーの仕様
Fタイル・トランシーバーの性能の仕様 x
Fタイル・トランシーバーの性能 Fタイル・トランシーバーのリファレンス・クロックの仕様 Fタイルのトランスミッターの仕様 Fタイルのレシーバーの仕様 Fタイルの電気的コンプライアンス
HPS性能の仕様 x
HPSクロックの性能 HPS内部オシレーター周波数 HPS PLLの仕様 HPSコールドリセット HPS SPIのタイミング特性 HPS SD/MMCのタイミング特性 HPS USB UPLIのタイミング特性 HPS Ethernet Media Access Controller (EMAC) のタイミング特性 HPS I2Cのタイミング特性 HPS NANDのタイミング特性 HPSトレースのタイミング特性 HPS GPIOインターフェイス HPS JTAGのタイミング特性 HPSプログラマブルI/Oのタイミング特性
コンフィグレーションの仕様 x
一般的なコンフィグレーションのタイミング仕様 PORの仕様 外部コンフィグレーション・クロックソースの要件 JTAGコンフィグレーション・タイミング ASコンフィグレーション・タイミング Avalon® Streaming (Avalon®-ST) のコンフィグレーション・タイミング コンフィグレーション・ビット・ストリームのサイズ
インテル® Agilex™ デバイス・データシート

ASコンフィグレーション・タイミング

表 99.   インテル® Agilex™デバイスのASタイミング・パラメーター

インテル®では、スキューを最小限に抑えるために、nCSO ピンおよび AS_DATA ピンのトレース長を AS_CLK に一致させることをお勧めします。nCSO と AS_CLK の間のスキューの最大許容値は、200 ps未満です。AS_CLK と AS_DATA の間のスキューの許容範囲は、±200 ps以内である必要があります。

仕様ステータスについては、データシートのステータスの表を参照してください。

シンボル 説明 最小値 標準値 最大値 単位
Tclk 112 AS_CLK クロック周期 — 6.02 — ns
Tdutycycle AS_CLK デューティー・サイクル 45 50 55 %
Tdcsfrs 最初の AS_CLK エッジにアサートされたAS_nCSO[3:0] 8.5113 — — ns
Tdcslst AS_nCSO[3:0] にデアサートされる最後の AS_CLK エッジ 6.8113 — — ns
Tdo 114 AS_DATA0 出力遅延 -0.6 — 0.6 ns
Text_delay 115 116 AS信号の外部伝播遅延の合計 0 — 13.5 ns
Tdcsb2b 2つのバック・ツー・バック転送間におけるスレーブ選択デアサートの最小遅延 62 — — ns
図 27. ASコンフィグレーションにおけるシリアル出力のタイミング図
図 28. ASコンフィグレーションにおけるシリアル入力のタイミング図
関連情報
112 AS_CLK fMAXは、ボードの最大負荷に依存します。ASシングル・デバイス・コンフィグレーションまたは複数のシリアル・フラッシュ・デバイス・コンフィグレーションを使用するASの場合、TdoおよびText_delayノートの計算式を使用して、 インテル® Agilex™デバイス・データシート内のフラッシュ・セットアップ/ホールド時間仕様およびインテル® Agilex™ ASタイミング仕様を満たすためにボードに十分なタイミングマージンがあることを確認します。複数のシリアル・フラッシュ・デバイスを使用するASの場合、推奨される AS_CLK 周波数および最大ボード負荷については、 インテル® Agilex™コンフィグレーション・ユーザーガイドを参照してください。
113 ASは最大クロック周波数= 166 MHzで動作しています。ASクロック周波数が166 MHz未満で動作している場合、遅延はより大きくなります。
114 DCLK = 12 pFおよび AS_DATA = 27 pFの負荷容量です。インテル®では、IBISまたはHSPICシミュレーションを通じて、特定のリンク (レシーバー、伝送ライン、コネクター、終端抵抗、およびその他のコンポーネント) のTdoを取得することをお勧めします。フラッシュのセットアップ時間を解析するには、次の計算式を使用します。
  • Tsu = Tclk/2 - Tdo(max) + Tbd_clk - Tbd_data(max)
  • Tho = Tclk/2 + Tdo(min) - Tbd_clk + Tbd_data(min)
115 Text_delay = Tbd_clk + Tco + Tbd_data + Tadd
  • Tbd_clk: FPGAとフラッシュデバイス間の AS_CLK の伝播遅延です。
  • Tco: フラッシュデバイスの有効な出力を出力するために、ホールド時間とクロックをLowに出力します。この遅延は、Text_delayが最小および最大の仕様値の範囲内にあることを確認するために使用する必要があります。
  • Tbd_data: FPGAとフラッシュデバイス間の AS_DATA バスの伝播遅延です。
  • Tadd: AS_DATA インターフェイス上のアクティブ/パッシブ・コンポーネントの伝播遅延です。
116 Text_delay仕様は、AS_CLK = 166 MHzに基づいています。AS_CLK 周波数が低いほど、値は大きくなる可能性があります。詳細については、 インテル® Agilex™コンフィグレーション・ユーザーガイドを参照してください。
レベル 2 の表題