インテル® Agilex™ デバイス・データシート

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ID 683301
日付 6/02/2021
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ドキュメント目次
ドキュメント目次 x
インテル® Agilex™ デバイス・データシート
インテル® Agilex™ デバイス・データシート x
電気的特性 スイッチング特性 コンフィグレーションの仕様 I/Oタイミング プログラマブルIOE遅延 用語集 インテルAgilexデバイス・データシートの改訂履歴
電気的特性 x
動作条件
動作条件 x
絶対最大定格 最大許容オーバーシュートおよびアンダーシュート電圧 推奨動作条件 DC特性 I/O規格の仕様
推奨動作条件 x
推奨動作条件 1.1.1.3.2. トランシーバー電源の動作条件 HPS電源の動作条件
DC特性 x
供給電流および消費電力 I/Oピンのリーク電流 バスホールド仕様 OCTキャリブレーション精度の仕様 キャリブレーションなしOCTの抵抗許容差の仕様 ピン・キャパシタンス 内部ウィークプルアップ抵抗 シュミットトリガー入力のヒステリシスの仕様
I/O規格の仕様 x
シングルエンドI/O規格の仕様 シングルエンドSSTL、HSTL、HSUL、およびPOD I/Oリファレンス電圧の仕様 シングルエンドSSTL、HSTL、HSUL、およびPOD I/O規格信号の仕様 差動SSTL、HSTL、および差動HSUL I/O規格の仕様 差動POD I/O規格の仕様 差動I/O規格の仕様
スイッチング特性 x
コア性能の仕様 ペリフェラル性能の仕様 Eタイル・トランシーバーの性能の仕様 Pタイル・トランシーバーの性能の仕様 Rタイル・トランシーバーの性能の仕様 Fタイル・トランシーバーの性能の仕様 HPS性能の仕様
コア性能の仕様 x
クロックツリーの仕様 I/O PLLの仕様 DSPブロックの仕様 メモリーブロックの仕様 ローカル温度センサーの仕様 リモート温度ダイオードの仕様 電圧センサーの仕様
ペリフェラル性能の仕様 x
LVDS SERDESの仕様 DPAロック時間の仕様 LVDS SERDESソフトCDR正弦ジッター許容値の仕様 1.2.2.4. ハード・メモリー・コントローラーでサポートされているメモリー規格 1.2.2.5. ソフト・メモリー・コントローラーでサポートされているメモリー規格 1.2.2.6. HPSハード・メモリー・コントローラーでサポートされているメモリー規格 DLL範囲の仕様 メモリー出力クロックジッターの仕様
Eタイル・トランシーバーの性能の仕様 x
Eタイル・トランシーバーの性能 Eタイル・トランシーバーのリファレンス・クロックの仕様 Eタイルのトランスミッターの仕様 Eタイルのレシーバーの仕様
Pタイル・トランシーバーの性能の仕様 x
Pタイル・トランシーバーの性能 Pタイル・トランシーバーのリファレンス・クロックの仕様 Pタイルのトランスミッターの仕様 Pタイルのレシーバーの仕様
Rタイル・トランシーバーの性能の仕様 x
Rタイル・トランシーバーの性能 Rタイル・トランシーバーのリファレンス・クロックの仕様 Rタイルのトランスミッターの仕様 Rタイルのレシーバーの仕様
Fタイル・トランシーバーの性能の仕様 x
Fタイル・トランシーバーの性能 Fタイル・トランシーバーのリファレンス・クロックの仕様 Fタイルのトランスミッターの仕様 Fタイルのレシーバーの仕様 Fタイルの電気的コンプライアンス
HPS性能の仕様 x
HPSクロックの性能 HPS内部オシレーター周波数 HPS PLLの仕様 HPSコールドリセット HPS SPIのタイミング特性 HPS SD/MMCのタイミング特性 HPS USB UPLIのタイミング特性 HPS Ethernet Media Access Controller (EMAC) のタイミング特性 HPS I2Cのタイミング特性 HPS NANDのタイミング特性 HPSトレースのタイミング特性 HPS GPIOインターフェイス HPS JTAGのタイミング特性 HPSプログラマブルI/Oのタイミング特性
コンフィグレーションの仕様 x
一般的なコンフィグレーションのタイミング仕様 PORの仕様 外部コンフィグレーション・クロックソースの要件 JTAGコンフィグレーション・タイミング ASコンフィグレーション・タイミング Avalon® Streaming (Avalon®-ST) のコンフィグレーション・タイミング コンフィグレーション・ビット・ストリームのサイズ
インテル® Agilex™ デバイス・データシート

Rタイル・トランシーバーの性能

表 56.   インテル® Agilex™デバイスのRタイルのトランスミッターおよびレシーバーのデータレート性能仕様ステータスについては、データシートのステータスの表を参照してください。
シンボル/説明 条件 トランシーバー・スピードグレード 単位
-1 -2
Gen1 Gen2 Gen3 Gen4 Gen5 Gen1 Gen2 Gen3 Gen4 Gen5
サポートされているデータレート PCIe* 2.5 5 8 16 32 2.5 5 8 16 32 Gbps
CXL — — 8 16 32 — — — — — Gbps
表 57.   インテル® Agilex™デバイスのRタイルの低速PLLの性能仕様ステータスについては、データシートのステータスの表を参照してください。
シンボル/説明 条件 すべてのトランシーバーのスピードグレード 単位
最小値 標準値 最大値
VCO周波数 PCIe* — 10 — GHz
CXL — — — GHz
PLL帯域幅 (BWTX-PKG_PLL1)69 PCIe* 2.5 GT/s 1.5 — 22 MHz
PCIe* 5.0 GT/s 8 — 16 MHz
CXL 2.5 GT/s — — — MHz
CXL 5.0 GT/s — — — MHz
PLL帯域幅 (BWTX-PKG_PLL2)69 PCIe* 2.5 GT/s — — — MHz
PCIe* 5.0 GT/s 5 — 16 MHz
CXL 2.5 GT/s — — — MHz
CXL 5.0 GT/s — — — MHz
PLLピーキング (PKGTX-PLL1)69 PCIe* 2.5 GT/s — — 3 dB
PCIe* 5.0 GT/s — — 3 dB
CXL 2.5 GT/s — — — dB
CXL 5.0 GT/s — — — dB
PLLピーキング (PKGTX-PLL2)69 PCIe* 2.5 GT/s — — — dB
PCIe* 5.0 GT/s 1 — — dB
CXL 2.5 GT/s — — — dB
CXL 5.0 GT/s — — — dB
表 58.   インテル® Agilex™デバイスのRタイルの高速PLLの性能仕様ステータスについては、データシートのステータスの表を参照してください。
シンボル/説明 条件 すべてのトランシーバーのスピードグレード 単位
最小値 標準値 最大値
VCO周波数 PCIe* — 16 — GHz
CXL — 16 — GHz
PLL帯域幅 (BWTX-PKG_PLL1)70 PCIe* 8.0 GT/s 0.5 — 4 MHz
PCIe* 16.0 GT/s 0.5 — 4 MHz
PCIe* 32.0 GT/s 0.5 — 1.8 MHz
CXL 8.0 GT/s 0.5 — 4 MHz
CXL 16.0 GT/s 0.5 — 4 MHz
CXL 32.0 GT/s 0.5 — 1.8 MHz
PLL帯域幅 (BWTX-PKG_PLL2)70 PCIe* 8.0 GT/s 0.5 — 5 MHz
PCIe* 16.0 GT/s 0.5 — 5 MHz
PCIe* 32.0 GT/s — — — —
CXL 8.0 GT/s 0.5 — 5 MHz
CXL 16.0 GT/s 0.5 — 5 MHz
CXL 32.0 GT/s — — — —
PLLピーキング (PKGTX-PLL1)70 PCIe* 8.0 GT/s — — 2 dB
PCIe* 16.0 GT/s — — 2 dB
PCIe* 32.0 GT/s — — 2 dB
CXL 8.0 GT/s — — 2 dB
CXL 16.0 GT/s — — 2 dB
CXL 32.0 GT/s — — 2 dB
PLLピーキング (PKGTX-PLL2)70 PCIe* 8.0 GT/s — — 1 dB
PCIe* 16.0 GT/s — — 1 dB
PCIe* 32.0 GT/s — — — —
CXL 8.0 GT/s — — 1 dB
CXL 16.0 GT/s — — 1 dB
CXL 32.0 GT/s — — — —
69 Tx PLL帯域幅は、この表に示されている最小範囲と最大範囲との間にある必要があります。PLLピーキングは、この表の値を下回っていなければなりません。PLL帯域幅は、ゼロからこの表で指定された値まで拡張されることに注意してください。PLL帯域幅は、その伝達関数が–3 dBポイントと交差するポイントで定義されます。
70 Tx PLL帯域幅は、この表に示されている最小範囲と最大範囲との間にある必要があります。PLLピーキングは、この表の値を下回っていなければなりません。PLL帯域幅は、ゼロからこの表で指定された値まで拡張されることに注意してください。PLL帯域幅は、その伝達関数が–3 dBポイントと交差するポイントで定義されます。
レベル 2 の表題