インテル® Agilex™ デバイス・データシート

ダウンロード PDF
ID 683301
日付 6/02/2021
Public
ドキュメント目次
ドキュメント目次 x
インテル® Agilex™ デバイス・データシート
インテル® Agilex™ デバイス・データシート x
電気的特性 スイッチング特性 コンフィグレーションの仕様 I/Oタイミング プログラマブルIOE遅延 用語集 インテルAgilexデバイス・データシートの改訂履歴
電気的特性 x
動作条件
動作条件 x
絶対最大定格 最大許容オーバーシュートおよびアンダーシュート電圧 推奨動作条件 DC特性 I/O規格の仕様
推奨動作条件 x
推奨動作条件 1.1.1.3.2. トランシーバー電源の動作条件 HPS電源の動作条件
DC特性 x
供給電流および消費電力 I/Oピンのリーク電流 バスホールド仕様 OCTキャリブレーション精度の仕様 キャリブレーションなしOCTの抵抗許容差の仕様 ピン・キャパシタンス 内部ウィークプルアップ抵抗 シュミットトリガー入力のヒステリシスの仕様
I/O規格の仕様 x
シングルエンドI/O規格の仕様 シングルエンドSSTL、HSTL、HSUL、およびPOD I/Oリファレンス電圧の仕様 シングルエンドSSTL、HSTL、HSUL、およびPOD I/O規格信号の仕様 差動SSTL、HSTL、および差動HSUL I/O規格の仕様 差動POD I/O規格の仕様 差動I/O規格の仕様
スイッチング特性 x
コア性能の仕様 ペリフェラル性能の仕様 Eタイル・トランシーバーの性能の仕様 Pタイル・トランシーバーの性能の仕様 Rタイル・トランシーバーの性能の仕様 Fタイル・トランシーバーの性能の仕様 HPS性能の仕様
コア性能の仕様 x
クロックツリーの仕様 I/O PLLの仕様 DSPブロックの仕様 メモリーブロックの仕様 ローカル温度センサーの仕様 リモート温度ダイオードの仕様 電圧センサーの仕様
ペリフェラル性能の仕様 x
LVDS SERDESの仕様 DPAロック時間の仕様 LVDS SERDESソフトCDR正弦ジッター許容値の仕様 1.2.2.4. ハード・メモリー・コントローラーでサポートされているメモリー規格 1.2.2.5. ソフト・メモリー・コントローラーでサポートされているメモリー規格 1.2.2.6. HPSハード・メモリー・コントローラーでサポートされているメモリー規格 DLL範囲の仕様 メモリー出力クロックジッターの仕様
Eタイル・トランシーバーの性能の仕様 x
Eタイル・トランシーバーの性能 Eタイル・トランシーバーのリファレンス・クロックの仕様 Eタイルのトランスミッターの仕様 Eタイルのレシーバーの仕様
Pタイル・トランシーバーの性能の仕様 x
Pタイル・トランシーバーの性能 Pタイル・トランシーバーのリファレンス・クロックの仕様 Pタイルのトランスミッターの仕様 Pタイルのレシーバーの仕様
Rタイル・トランシーバーの性能の仕様 x
Rタイル・トランシーバーの性能 Rタイル・トランシーバーのリファレンス・クロックの仕様 Rタイルのトランスミッターの仕様 Rタイルのレシーバーの仕様
Fタイル・トランシーバーの性能の仕様 x
Fタイル・トランシーバーの性能 Fタイル・トランシーバーのリファレンス・クロックの仕様 Fタイルのトランスミッターの仕様 Fタイルのレシーバーの仕様 Fタイルの電気的コンプライアンス
HPS性能の仕様 x
HPSクロックの性能 HPS内部オシレーター周波数 HPS PLLの仕様 HPSコールドリセット HPS SPIのタイミング特性 HPS SD/MMCのタイミング特性 HPS USB UPLIのタイミング特性 HPS Ethernet Media Access Controller (EMAC) のタイミング特性 HPS I2Cのタイミング特性 HPS NANDのタイミング特性 HPSトレースのタイミング特性 HPS GPIOインターフェイス HPS JTAGのタイミング特性 HPSプログラマブルI/Oのタイミング特性
コンフィグレーションの仕様 x
一般的なコンフィグレーションのタイミング仕様 PORの仕様 外部コンフィグレーション・クロックソースの要件 JTAGコンフィグレーション・タイミング ASコンフィグレーション・タイミング Avalon® Streaming (Avalon®-ST) のコンフィグレーション・タイミング コンフィグレーション・ビット・ストリームのサイズ
インテル® Agilex™ デバイス・データシート

LVDS SERDESの仕様

表 38.   インテル® Agilex™デバイスのLVDS SERDESの仕様

LVDSシリアライザー/デシリアライザー (SERDES) ブロックは、SERDES係数J = 3～10をサポートします。

DDRレジスターは、SERDES係数J = 1～2をサポートします。

リンクのタイミング・クロージャー解析を実行することにより、レシーバーの残りのタイミングマージンを計算する必要があります。残りのタイミングマージンを決定するには、ボード・スキュー・マージン、トランスミッターのチャネル間スキュー、およびレシーバーのサンプリング・マージンを考慮する必要があります。

仕様ステータスについては、データシートのステータスの表を参照してください。

パラメーター シンボル 条件 -1スピードグレード -2スピードグレード -3スピードグレード -4スピードグレード 単位
最小値 標準値 最大値 最小値 標準値 最大値 最小値 標準値 最大値 最小値 標準値 最大値
クロック周波数 fHSCLK_in (入力クロック周波数) True Differential I/O Standards クロックブースト係数W = 1～4043 10 — 800 10 — 700 10 — 625 10 — 625 MHz
fHSCLK_in (入力クロック周波数) Single-Ended I/O Standards クロックブースト係数W = 1～4043 10 — 625 10 — 625 10 — 525 10 — 525 MHz
fHSCLK_OUT (出力クロック周波数) — — — 80044 — — 70044 — — 62544 — — 62544 MHz
トランスミッター True Differential I/O Standards - fHSDR (データレート)45 SERDES係数J = 4～1046 47 48 150 — 1,600 150 — 1,434 150 — 1,250 150 — 1,000 Mbps
SERDES係数J = 346 47 48 150 — 1,200 150 — 1,076 150 — 938 150 — 600 Mbps
SERDES係数J = 2、DDRレジスター使用 150 — 84049 150 — 49 150 — 49 150 — 49 Mbps
SERDES係数J = 1、DDRレジスター使用 150 — 42049 150 — 49 150 — 49 150 — 49 Mbps
tx Jitter - True Differential I/O Standards データレートの合計ジッター、600 Mbps～1.6 Gbps ≤1,600 Mbps: 160

≤1,434 Mbps: 200

≤1,250 Mbps: 250

≤1,000 Mbps: 300

≤800 Mbps: 320

600 Mbps: 340

 ≤1,434 Mbps: 200

≤1,250 Mbps: 250

≤1,000 Mbps: 300

≤800 Mbps: 320

600 Mbps: 340

 ≤1,250 Mbps: 250

≤1,000 Mbps: 300

≤800 Mbps: 320

600 Mbps: 340

≤1,000 Mbps: 300

≤800 Mbps: 320

600 Mbps: 340

 ps
データレートの合計ジッター、< 600 Mbps — — 0.21 — — 0.21 — — 0.21 — — 0.21 UI
tDUTY 50 Differential I/O StandardsのTX出力クロック・デューティー・サイクル 45 50 55 45 50 55 45 50 55 45 50 55 %
tRISE & tFALL 47 51 True Differential I/O Standards — — 160 — — 180 — — 200 — — 220 ps
TCCS 45 50 True Differential I/O Standards — — 330 — — 330 — — 330 — — 330 ps
レシーバー True Differential I/O Standards - fHSDRDPA (データレート) SERDES係数J = 4～1046 47 48 150 — 1,600 150 — 1,434 150 — 1,250 150 — 1,000 Mbps
SERDES係数J = 346 47 48 150 — 1,200 150 — 1,076 150 — 938 150 — 600 Mbps
fHSDR (データレート) (DPAなし)45 SERDES係数J = 3～10 48 — 52 48 — 52 48 — 52 48 — 52 Mbps
SERDES係数J = 2、DDRレジスター使用 48 — 49 48 — 49 48 — 49 48 — 49 Mbps
SERDES係数J = 1、DDRレジスター使用 48 — 49 48 — 49 48 — 49 48 — 49 Mbps
DPA (FIFOモード) DPAランレングス — — — 10,000 — — 10,000 — — 10,000 — — 10,000 UI
DPA (ソフトCDRモード) DPAランレングス SGMII/GbEプロトコル — — 5 — — 5 — — 5 — — 5 UI
他のすべてのプロトコル — — 208 UIあたり50データ遷移 — — 208 UIあたり50データ遷移 — — 208 UIあたり50データ遷移 — — 208 UIあたり50データ遷移 —
ソフトCDRモード ソフトCDR ppm許容値 — -300 — 300 -300 — 300 -300 — 300 -300 — 300 ppm
非DPAモード Sampling Window — — — 330 — — 330 — — 330 — — 330 ps
43 Clock Boost Factor (W) は入力データレートと入力クロックレート間の比率です。
44 これは、PHYクロック・ネットワークを使用することで達成されます。
45 PCBトレース長によるパッケージスキュー補正が必要です。
46 Fmaxの仕様は、シリアルデータに使用される高速クロックに基づいています。インターフェイスFmaxは、デザインに依存し、タイミング解析を必要とするパラレル・クロック・ドメインにも依存しています。
47 VCCおよびVCCPは組み合わされた電力層に存在し、チップ間インターフェイスの最大負荷は5 pFである必要があります。
48 最小仕様は、(PLLおよびクロックピンなどの) クロックソースや、使用するクロック配線リソースによって異なります。I/O差動バッファーおよびシリアライザーに関しては、最小トグルレートは存在しません。
49 デザインのタイミングを収束し、かつシグナル・インテグリティーがインターフェイス要件を満たしている場合、理想的な最大データレートは、SERDES係数 (J) × PLLの最大出力周波数 (fOUT) となります。
50 DIVCLK = 1には適用されません。
51 これは、デフォルトのプリエンファシス設定およびVOD設定にのみ適用されます。
52 リンクのタイミング・クロージャー解析を実行することで、非DPAモードで達成可能な最大データレートを見積もることができます。サポートされている最大データレートを決定するには、ボード・スキュー・マージン、トランスミッターの遅延マージン、およびレシーバーのサンプリング・マージンを考慮する必要があります。
レベル 2 の表題