インテル® Agilex™ デバイス・データシート

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ID 683301
日付 6/02/2021
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ドキュメント目次
ドキュメント目次 x
インテル® Agilex™ デバイス・データシート
インテル® Agilex™ デバイス・データシート x
電気的特性 スイッチング特性 コンフィグレーションの仕様 I/Oタイミング プログラマブルIOE遅延 用語集 インテルAgilexデバイス・データシートの改訂履歴
電気的特性 x
動作条件
動作条件 x
絶対最大定格 最大許容オーバーシュートおよびアンダーシュート電圧 推奨動作条件 DC特性 I/O規格の仕様
推奨動作条件 x
推奨動作条件 1.1.1.3.2. トランシーバー電源の動作条件 HPS電源の動作条件
DC特性 x
供給電流および消費電力 I/Oピンのリーク電流 バスホールド仕様 OCTキャリブレーション精度の仕様 キャリブレーションなしOCTの抵抗許容差の仕様 ピン・キャパシタンス 内部ウィークプルアップ抵抗 シュミットトリガー入力のヒステリシスの仕様
I/O規格の仕様 x
シングルエンドI/O規格の仕様 シングルエンドSSTL、HSTL、HSUL、およびPOD I/Oリファレンス電圧の仕様 シングルエンドSSTL、HSTL、HSUL、およびPOD I/O規格信号の仕様 差動SSTL、HSTL、および差動HSUL I/O規格の仕様 差動POD I/O規格の仕様 差動I/O規格の仕様
スイッチング特性 x
コア性能の仕様 ペリフェラル性能の仕様 Eタイル・トランシーバーの性能の仕様 Pタイル・トランシーバーの性能の仕様 Rタイル・トランシーバーの性能の仕様 Fタイル・トランシーバーの性能の仕様 HPS性能の仕様
コア性能の仕様 x
クロックツリーの仕様 I/O PLLの仕様 DSPブロックの仕様 メモリーブロックの仕様 ローカル温度センサーの仕様 リモート温度ダイオードの仕様 電圧センサーの仕様
ペリフェラル性能の仕様 x
LVDS SERDESの仕様 DPAロック時間の仕様 LVDS SERDESソフトCDR正弦ジッター許容値の仕様 1.2.2.4. ハード・メモリー・コントローラーでサポートされているメモリー規格 1.2.2.5. ソフト・メモリー・コントローラーでサポートされているメモリー規格 1.2.2.6. HPSハード・メモリー・コントローラーでサポートされているメモリー規格 DLL範囲の仕様 メモリー出力クロックジッターの仕様
Eタイル・トランシーバーの性能の仕様 x
Eタイル・トランシーバーの性能 Eタイル・トランシーバーのリファレンス・クロックの仕様 Eタイルのトランスミッターの仕様 Eタイルのレシーバーの仕様
Pタイル・トランシーバーの性能の仕様 x
Pタイル・トランシーバーの性能 Pタイル・トランシーバーのリファレンス・クロックの仕様 Pタイルのトランスミッターの仕様 Pタイルのレシーバーの仕様
Rタイル・トランシーバーの性能の仕様 x
Rタイル・トランシーバーの性能 Rタイル・トランシーバーのリファレンス・クロックの仕様 Rタイルのトランスミッターの仕様 Rタイルのレシーバーの仕様
Fタイル・トランシーバーの性能の仕様 x
Fタイル・トランシーバーの性能 Fタイル・トランシーバーのリファレンス・クロックの仕様 Fタイルのトランスミッターの仕様 Fタイルのレシーバーの仕様 Fタイルの電気的コンプライアンス
HPS性能の仕様 x
HPSクロックの性能 HPS内部オシレーター周波数 HPS PLLの仕様 HPSコールドリセット HPS SPIのタイミング特性 HPS SD/MMCのタイミング特性 HPS USB UPLIのタイミング特性 HPS Ethernet Media Access Controller (EMAC) のタイミング特性 HPS I2Cのタイミング特性 HPS NANDのタイミング特性 HPSトレースのタイミング特性 HPS GPIOインターフェイス HPS JTAGのタイミング特性 HPSプログラマブルI/Oのタイミング特性
コンフィグレーションの仕様 x
一般的なコンフィグレーションのタイミング仕様 PORの仕様 外部コンフィグレーション・クロックソースの要件 JTAGコンフィグレーション・タイミング ASコンフィグレーション・タイミング Avalon® Streaming (Avalon®-ST) のコンフィグレーション・タイミング コンフィグレーション・ビット・ストリームのサイズ
インテル® Agilex™ デバイス・データシート

HPS SPIのタイミング特性

表 79.   インテル® Agilex™デバイスのSPIマスターのタイミング要件

rx_sample_dly レジスターをプログラムすることで、入力遅延のタイミングを調整することができます。

仕様ステータスについては、データシートのステータスの表を参照してください。

シンボル 説明 最小値 標準値 最大値 単位
Tspi_ref_clk SPI内部リファレンス・クロックの周期。l4_main_clk から供給されます。 2.5 — — ns
Tclk SPIM_CLKクロック周期 16.67 — — ns
Tdutycycle SPIM_CLKデューティー・サイクル 45 50 55 %
Tck_jitter SPIM_CLK出力ジッター — — 2 %
Tdio マスター出力スレーブ入力 (MOSI) 出力スキュー -3 — 2 ns
Tdssfrst 88 最初のSPIM_CLKエッジにアサートされたSPI_SS_N (1.5 × Tclk) – 2 — — ns
Tdsslst 88 SPI_SS_Nへデアサートされた最後のSPIM_CLKエッジ Tclk  – 2 — — ns
Tsu 89 SPIM_CLKキャプチャー・エッジに関するSPIM_MISOセットアップ時間 5.0 – (rx_sample_dly × Tspi_ref_clk)90 — — ns
Th 89 SPIM_CLKキャプチャー・エッジに関する入力ホールド 1.3 + (rx_sample_dly × Tspi_ref_clk) — — ns
図 4. SPIマスター出力のタイミング図
図 5. SPIマスター入力のタイミング図
表 80.   インテル® Agilex™デバイスのSPIスレーブのタイミング要件仕様ステータスについては、データシートのステータスの表を参照してください。
シンボル 説明 最小値 標準値 最大値 単位
Tspi_ref_clk SPI内部リファレンス・クロックの周期。l4_main_clk から供給されます。 2.5 — — ns
Tclk SPIM_CLKクロック周期 30 — — ns
Tdutycycle SPIM_CLKデューティー・サイクル 45 50 55 %
Td マスター入力スレーブ出力 (MISO) 出力スキュー (2 × Tspi_ref_clk) + 3 — (3 × Tspi_ref_clk) + 11 ns
Tsu マスター出力スレーブ入力 (MOSI) セットアップ時間 4 — — ns
Th マスター出力スレーブ入力 (MOSI) ホールド時間 9 — — ns
Tsuss 最初のSPIM_CLKエッジにアサートされたSPI_SS_N Tspi_ref_clk + 4.2 — — ns
Thss SPI_SS_Nへデアサートされた最後のSPIM_CLKエッジ Tspi_ref_clk + 4.2 — — ns
図 6. SPIスレーブ出力のタイミング図
図 7. SPIスレーブ入力のタイミング図
88 SPI_SS_Nの動作は、Motorola SPI、TI SSP、またはMicrowireの動作モードによって異なります。
89 キャプチャー・エッジは動作モードによって異なります。Motorola SPIの場合、キャプチャー・エッジはscpolレジスタービットに応じて立ち上がりエッジまたは立ち下がりエッジになります。TI SSPの場合、キャプチャー・エッジは立ち下がりエッジとなり、Microwireの場合は、キャプチャー・エッジは立ち上がりエッジとなります。
90 rx_sample_dly の有効な値の範囲は1から64です (単位はTspi_ref_clkのステップです)。
レベル 2 の表題