| 2021.06.02 |
- インテルAgilexデバイス (Fシリーズ) のデータシートのステータスの表を更新しました。
- R17AおよびR20Aパッケージを削除しました。
- R24CパッケージのAGF 006およびAGF 008デバイスを追加しました。
- サポートされているインテルAgilexデバイスグレード、コア・スピードグレード、および電源オプションの表に、–E4Xスピードグレードのサポートを追加しました。
- インテルAgilexデバイスの絶対最大定格の表を更新しました。
- VCCR_COREおよびVCCA_PLLの最大仕様を更新しました。
- VCCIO3V_GXB、VI (VCCIO3V_GXBの場合)、VCC_HSSI_GXB、VCCH_GXB、VCCT_GXB、およびVCCR_GXB仕様を削除しました。
- 次のRタイル仕様、VCCEHT_GXR、VCCERT_GXR、VCCED_GXR、VCCE_PLL_GXR、VCCE_DTS_GXR、VCCCLK_GXR、VCCHFUSE_GXR、およびVCC_HSSI_GXRを追加しました。
- 次のFタイル仕様、VCCERT1_FHT_GXF、VCCERT2_FHT_GXF、VCCEHT_FHT_GXF、VCCERT_FGT_GXF、VCCEH_FGT_GXF、およびVCCERT_GXF_COMBINEを追加しました。
- インテルAgilexデバイスの推奨動作条件の表を更新しました。
- VCCおよびVCCPの–4Xスピードグレードの仕様を追加しました。
- HタイルおよびPタイルデバイスのVCCHおよびVCCH_SDM仕様を削除しました。
- VCCIO3V_GXBおよびVI (VCCIO3V_GXBの場合) の仕様を削除しました。
- RタイルおよびFタイルデバイスのVCCH仕様を追加しました。
- VCCH_SDMの条件を削除しました。
- インテルAgilexデバイスのHPS電源の動作条件の表を更新しました。
- VCCL_HPSおよびVCCPLLDIG_HPSの–4Xスピードグレードの仕様を追加しました。
- VCCL_HPS およびVCCPLLDIG_HPSの脚注を追加しました。
- インテルAgilexデバイスのOCTキャリブレーション精度の仕様 (GPIOバンクの場合) の表の34Ωおよび40Ω RSの仕様を更新しました。
- インテルAgilexデバイスの差動I/O規格の仕様 (GPIOバンクの場合) の表のVIDおよびVICM（DC） の仕様を更新しました。
- インテルAgilexデバイスのクロックツリーの性能の表に–4Xスピードグレードの仕様を追加しました。
- インテルAgilexデバイスのI/O PLLの仕様の表を更新しました。
- fIN、fVCO、fOUT、およびfOUT_EXTの–4Xスピードグレードの仕様を追加しました。
- tOUTDUTY仕様を更新しました。
- tOUTPJ_DC、tOUTCCJ_DC、tOUTPJ_IO、およびtOUTCCJ_IOの脚注を更新しました。
- インテルAgilexデバイスのDSPブロック・パフォーマンスの仕様の表を更新しました。
- –4Xスピードグレードの仕様を追加しました。
- 36ビット入力で加算される固定小数点18 × 19乗算加算器モードの脚注を追加しました。
- FP32浮動小数点ベクトル内積およびFP16浮動小数点ベクトル内積のモードを更新しました。
- 次のモードを追加しました。
- FP32での2つのFP16乗算の合計/減算 (加算/減算)
- 累積での2つのFP16乗算の合計/減算 (加算/減算)
- インテルAgilexデバイスのメモリーブロック・パフォーマンスの仕様の表に–4Xスピードグレードの仕様を追加しました。
- インテルAgilexデバイスのローカル温度センサー仕様の表のSampling Rateに脚注を追加しました。
- リモート温度ダイオードの仕様の項のHタイルに関する説明を削除しました。
- インテルAgilexデバイスの電圧センサーの仕様の表を更新しました。
- Sampling RateとVoltageセンサーの精度に脚注を追加しました。
- 微分非直線性 (DNL) および積分非直線性 (INL) の仕様を削除しました。
- インテルAgilexデバイスのソフト・メモリー・コントローラーでサポートされているメモリー規格の表の説明を更新しました。
- インテルAgilexデバイスの最大HPSクロック周波数の表のMPU周波数仕様を更新しました。
- インテルAgilexデバイスのHPSコールドリセットの表を追加しました。
- インテルAgilexデバイスのSPIマスターのタイミング要件の表のTsu仕様を更新しました。
- インテルAgilexデバイスのSPIスレーブのタイミング要件の表のTsussおよびThss仕様を更新しました。
- インテルAgilexデバイスのHPS Secure Digital (SD)/MultiMediaCard (MMC) のタイミング要件の表のTd仕様を更新しました。
- インテルAgilexデバイスのHPS USB 2.0 Transceiver Macrocell Interface Plus (UTMI+) Low Pin Interface (ULPI) のタイミング要件の表のTh仕様を更新しました。
- インテルAgilexデバイスのHPS I2Cのタイミング要件の表のTHIGHおよびTLOW仕様の脚注を更新しました。
- インテルAgilexデバイスのトレースのタイミング要件の表のTd仕様を更新しました。
- インテルAgilexデバイスのHPS JTAGのタイミング要件の表のtJPH仕様を更新しました。
- インテルAgilexデバイスのHPSプログラマブルI/O遅延 (出力パス) およびインテルAgilexデバイスのHPSプログラマブルI/O遅延 (入力パス) の表の標準値の仕様を更新しました。
- インテルAgilexデバイスの一般的なコンフィグレーションのタイミング仕様の表に、tST12CF0およびtST02CF1仕様を追加しました。
- 一般的なコンフィグレーションのタイミング図を追加しました。
- インテルAgilexデバイスのASタイミング・パラメーターの表を更新しました。
- 表の説明を更新しました。
- Tclk、Tdcsfrs、Tdcslst、Tdo、Text_delay、およびTdcsb2bの仕様を更新しました。
- Text_delayの脚注を更新しました。
- インテルAgilexデバイスにおける×8、×16、および×32コンフィグレーションのAvalon-STのタイミング・パラメーターの表のtADH仕様を更新しました。
- インテルAgilexデバイスのコンフィグレーション・ビット・ストリームのサイズの表を更新しました。
- AGF 004デバイスを削除しました。
- AGF 006デバイスの仕様を更新しました。
- RタイルとFタイルの仕様を追加しました。次の表/項を追加しました。
- インテルAgilexデバイスのRタイル・トランシーバー電源の動作条件の表
- インテルAgilexデバイスのFタイル・トランシーバー電源の動作条件の表
- Rタイル・トランシーバーの性能の仕様の項
- Fタイル・トランシーバーの性能の仕様の項
- Hタイルの仕様を削除しました。次の表/項が削除されました。
- H-Tile Transceiver Power Supply Operating Conditions for Intel Agilex Devices
- Remote Temperature Diode Specifications for Intel Agilex Devices (H-Tile TSD)
- H-Tile Transceiver Performance Specifications
- 3 V I/Oバンクの次の表を削除しました。
- Maximum Allowed Overshoot During Transitions for Intel Agilex Devices (for 3 V I/O Bank)
- I/O Pin Leakage Current for Intel Agilex Devices (for 3 V I/O Bank)
- Bus Hold Parameters for Intel Agilex Devices (for 3 V I/O Bank)
- OCT Without Calibration Resistance Tolerance Specifications for Intel Agilex Devices (for 3 V I/O Bank)
- Pin Capacitance for Intel Agilex Devices (for 3 V I/O Bank)
- Internal Weak Pull-Up Resistor Values for Intel Agilex Devices (for 3 V I/O Bank)
- Single-Ended I/O Standards Specifications for Intel Agilex Devices (for 3 V I/O Bank)
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| 2021.01.07 |
- インテルAgilexデバイスのデータシートのステータスの表を更新しました。
- Intel Agilex Device Grades and Speed Grades Supportedの表タイトルをサポートされているインテルAgilexデバイスグレード、コア・スピードグレード、および電源オプションに更新しました。
- インテルAgilexデバイスの絶対最大定格の表に、VCCIO3V_GXB、VI (VCCIO3V_GXBの場合)、VCC_HSSI_GXB、VCCH_GXB、VCCT_GXB、およびVCCR_GXBの仕様を追加しました。
- 最大許容オーバーシュートおよびアンダーシュート電圧の項の説明を更新しました。
- 図のタイトルを、インテルAgilexデバイスのオーバーシュート期間の例 (VCCIO_PIO = 1.26 Vでの1.2 V GPIOバンクの場合) に更新しました。
- インテルAgilexデバイスの推奨動作条件の表を更新しました。
- VCCおよびVCCP仕様を更新しました。
- VCCHの説明を更新しました。
- HタイルおよびPタイルデバイスのVCCHおよびVCCH_SDM仕様を追加しました。
- VCCBATの注記を更新しました。
- VCCIO3V_GXBおよびVI (VCCIO3V_GXBの場合) の仕様を追加しました。
- tRAMPの最小仕様を更新しました。
- H-Tile Transceiver Power Supply Operating Conditions for Intel Agilex Devicesの表を追加しました。
- インテルAgilexデバイスのHPS電源の動作条件の表のVCCL_HPSおよびVCCPLLDIG_HPSの仕様を更新しました。
- インテルAgilexデバイスのI/Oピンのリーク電流 (GPIOバンクの場合) の表の仕様を更新しました。
- インテルAgilexデバイスのバスホールド・パラメーター (GPIOバンクの場合) の表の仕様を更新しました。
- インテルAgilexデバイスのキャリブレーションなしOCTの抵抗許容差の仕様 (GPIOバンクの場合) の表で、VCCIO_PIO = 1.2 Vの場合の100Ω RDの仕様を追加しました。
- インテルAgilexデバイスのピン・キャパシタンスの表の仕様を更新しました。
- インテルAgilexデバイスの内部ウィークプルアップ抵抗 (GPIOバンクの場合) の表の仕様を更新しました。
- インテルAgilexデバイスのシングルエンドI/O規格の仕様 (GPIOバンクの場合) の表を更新しました。
- インテルAgilexデバイスのシングルエンドI/O規格の仕様 (GPIOバンクの場合) の表の1.2 V LVCMOSの注記を削除しました。
- VOLおよびVOH仕様を追加しました。
- HPS、SDM、および3 V I/Oバンク用に次の表を追加しました。
- Maximum Allowed Overshoot During Transitions for Intel Agilex Devices (for 3 V I/O Bank)
- インテルAgilexデバイスのI/Oピンのリーク電流 (HPSおよびSDM I/Oバンクの場合)
- I/O Pin Leakage Current for Intel Agilex Devices (for 3 V I/O Bank)
- Bus Hold Parameters for Intel Agilex Devices (for 3 V I/O Bank)
- OCT Without Calibration Resistance Tolerance Specifications for Intel Agilex Devices (for 3 V I/O Bank)
- Pin Capacitance for Intel Agilex Devices (for 3 V I/O Bank)
- インテルAgilexデバイスの内部ウィークプルアップおよびウィークプルダウン抵抗値 (HPSおよびSDM I/Oバンクの場合)
- Internal Weak Pull-Up Resistor Values for Intel Agilex Devices (for 3 V I/O Bank)
- インテルAgilexデバイスのシュミットトリガー入力のヒステリシスの仕様 (HPS I/Oバンクの場合)
- インテルAgilexデバイスのシングルエンドI/O規格の仕様 (HPSおよびSDM I/Oバンクの場合)
- Single-Ended I/O Standards Specifications for Intel Agilex Devices (for 3 V I/O Bank)
- インテルAgilexデバイスのクロックツリーの性能の表で–1スピードグレードの仕様を更新しました。
- インテルAgilexデバイスのI/O PLLの仕様の表を更新しました。
- –4FスピードグレードのfIN、fVCO、およびfOUT仕様を更新しました。
- –2、–3、および–4スピードグレードのfOUT_EXT仕様を更新しました。
- tINCCJ仕様を追加しました。
- tOUTPJ_DC、tOUTCCJ_DC、tOUTPJ_IO、およびtOUTCCJ_IOに注記を追加しました。
- tOUTPJ_DC、tOUTCCJ_DC, tOUTPJ_IO、tOUTCCJ_IO、およびtCASC_OUTPJ_DCの条件を更新しました。
- リモート温度ダイオードの仕様の項の説明を更新しました。
- インテルAgilexデバイスのリモート温度ダイオードの仕様 (EタイルTSD) の表で、Ibias、Vbias、およびダイオードの理想係数の仕様を更新しました。
- Remote Temperature Diode Specifications for Intel Agilex Devices (H-Tile TSD) の表を追加しました。
- インテルAgilexデバイスの電圧センサーの仕様の表を更新しました。
- 電圧センサーの精度Vinの範囲と仕様を更新しました。
- Unipolar Input Modeの仕様を更新しました。
- インテルAgilexデバイスのLVDS SERDESの仕様の表で、データレート600 Mbps – 1.6 Gbpsのtx Jitterを更新しました。
- データレートが1.6Gbpsと等しい場合のLVDS SERDESソフトCDR正弦ジッター許容値の仕様の図のジッター振幅を更新しました。
- データレートが1.6Gbpsと等しい場合のLVDS SERDESソフトCDR正弦ジッターマスク値の表のF3およびF4の正弦ジッターを更新しました。
- インテルAgilexデバイスのソフト・メモリー・コントローラーでサポートされているメモリー規格の表からRLDRAM 3の仕様を削除しました。
- Eタイルのレシーバーの仕様の表を更新しました。
- レシーバーピン仕様の絶対VMAXを更新しました。
- VICM (AC結合) をVCM (内部AC結合) に変更し、仕様を更新しました。
- PタイルのPLLAの性能の表を更新しました。
- PCIe 5.0 GT/s用のPLL帯域幅 (BWTX-PKG_PLL1) およびPLLピーキング (PKGTX-PLL1) の仕様を追加しました。
- PLLピーキング (PKGTX-PLL2) の仕様を更新しました。
- PLL帯域幅およびPLLピーキングに関する注記を追加しました。
- PタイルのPLLBの性能の表を更新しました。
- PLL帯域幅 (BWTX-PKG_PLL2) およびPLLピーキング (PKGTX-PLL2) の仕様を追加しました。
- PLL帯域幅およびPLLピーキングに関する注記を追加しました。
- Pタイルのリファレンス・クロックの仕様の表を更新しました。
- 入力リファレンス・クロック周波数およびTCCJITTERの注記を更新しました。
- 立ち上がりエッジレート、立ち下がりエッジレート、デューティー・サイクル、VICM、TCCJITTER、およびTSSC-MAX-PERIOD-SLEWパラメーターの条件を追加しました。
- スペクトラム拡散のダウン拡散、絶対VMAX、および絶対VMINの仕様を更新しました。
- Pタイルのレシーバーの仕様の表に、差動オンチップ終端抵抗のパラメーターの条件を追加しました。
- Pタイルのレシーバーの仕様の表を更新しました。
- PCIe 16.0 GT/sのVID (diff p-p) の仕様を更新しました。
- VICM (AC結合) の仕様を削除しました。
- RREF仕様を追加しました。
- H-Tile Transceiver Performance Specificationsの項を追加しました。
- インテルAgilexデバイスの最大HPSクロック周波数の表で、–1スピードグレードの固定VCCL_HPSおよびMPU周波数を更新しました。
- インテルAgilexデバイスのHPS内部オシレーター周波数の表の内部オシレーター周波数を更新しました。
- HPS JTAGのタイミング図を追加しました。
- インテルAgilexデバイスのHPSプログラマブルI/O遅延 (出力パス) およびインテルAgilexデバイスのHPSプログラマブルI/O遅延 (入力パス) の表を更新しました。
- インテルAgilexデバイスの一般的なコンフィグレーションのタイミング仕様の表から、tCF12ST1の注記を削除しました。
- インテルAgilexデバイスのPOR遅延の仕様の表を更新しました。
- 外部コンフィグレーション・クロックソース (OSC_CLK_1) のクロック入力要件の表で、クロック入力のピーク・ツー・ピーク周期のジッター許容値のパラメーターにおける説明を更新しました。
- インテルAgilexデバイスのJTAGタイミング・パラメーターとその値の表で、tJPSU (TDI)、tJPSU (TMS)、tJPH、およびtJPCOに注記を追加しました。
- インテルAgilexデバイスのASタイミング・パラメーターの表を更新しました。
- Tdoの注記を更新しました。
- Tdcsb2bの仕様を更新しました。
- ASコンフィグレーションにおけるシリアル入力のタイミング図を更新して、Tdcsb2bを含めました。
- Maximum Configuration Time Estimationの仕様を削除しました。
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| 2020.06.30 |
- インテルAgilexデバイスの推奨動作条件の表を更新しました。
- VCCIO_PIO_SDMに注記を追加しました。
- tRAMPから、HPS_PORSELに関する注記を削除しました。HPS_PORSEL ピンは、インテルAgilexデバイスでは使用できません。
- インテルAgilexデバイスのASタイミング・パラメーターの表に、Text_delayの注記を追加しました。
- 次の表のSD/MMCコンフィグレーション・モードの仕様を削除しました。
- インテルAgilexデバイスのPOR遅延の仕様
- Maximum Configuration Time Estimation for Intel Agilex Devices
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| 2020.05.14 |
インテルAgilexデバイスの推奨動作条件の表のVCCFUSEWR_SDMの仕様を更新しました。 |
| 2020.03.18 |
- インテルAgilexデバイスの絶対最大定格の表を追加しました。
- 最大許容オーバーシュートおよびアンダーシュート電圧の項を追加しました。
- インテルAgilexデバイスの推奨動作条件の表を更新しました。
- VCCおよびVCCPの標準値を更新しました。
- VCCR_COREの仕様を追加しました。
- VCCPTおよびVCCIO_PIO_SDMの説明を更新しました。
- VCCFUSEWR_SDMおよびVIの仕様を更新しました。
- VCCA_PLLの仕様と説明を更新しました。
- 工業用のTJ最小仕様に関する注記を追加しました。
- tRAMPの最小仕様を更新しました。
- Eタイル・トランシーバー電源の動作条件の表を更新しました。
- 最大DCレベルのVCCCLK_GXEを更新しました。
- 推奨ACトランジェントのレベルのVCCCLK_GXEを更新しました。
- すべての推奨DC値の表現をDCレベルの%からVnominalの%に更新しました。
- Pタイル・トランシーバー電源の動作条件で、すべての推奨DC値の表現をDCレベルの%からVnominalの%に更新しました。
- Eタイルのトランスミッターおよびレシーバーのデータレート性能の仕様の表を更新して、NRZおよびPAM4でサポートされているデータレートのトランシーバーのスピードグレードを記載しました。
- Eタイルのトランスミッターの仕様で、トランスミッター差動出力電圧のピーク・ツー・ピークの標準値を更新しました。
- Eタイルのレシーバーの仕様の表を更新しました。
- レシーバーピン仕様の絶対Vmaxを追加しました。
- デバイス・コンフィグレーション前後の最大ピーク・ツー・ピーク差動入力電圧VID (diff p-p) の仕様を追加しました。
- VICM (AC結合) の仕様を追加しました。
- 電気的アイドル検出電圧の仕様を削除しました。
- Pタイル・トランシーバーの性能を更新しました。
- Pタイルのトランスミッターおよびレシーバーのデータレート性能の表に、Gen1、Gen2、Gen3、およびGen4でサポートされているデータレートを追加しました。
- 最大VCO周波数値を削除し、PタイルのPLLAの性能の表にある標準値に置き換えました。
- 最大VCO周波数値を削除し、PタイルのPLLBの性能の表にある標準値に置き換えました。
- Pタイルのトランスミッターの仕様を更新しました。
- サポートされているI/O規格のPCIe条件を追加しました。
- VOCM (AC結合) を削除しました。
- Pタイルのレシーバーの仕様を更新しました。
- サポートされているI/O規格のPCIe条件を追加しました。
- ピーク・ツー・ピーク差動入力電圧VID (diff p-p) のPCIe 8.0 GT/sおよび16.0 GT/sの仕様を追加して、対応する注記を追加しました。
- RESREF仕様を更新しました。RESREF仕様に注記を追加しました。
- インテルAgilexデバイスのHPS電源の動作条件の表の、SmartVIDにおけるVCCL_HPSおよびVCCPLLDIG_HPSの仕様を更新しました。
- Early Power Estimator (EPE) からインテルFPGA Power and Thermal Calculatorに変更しました。
- インテルAgilexデバイスのシングルエンドI/O規格の仕様の表で、1.2 V LVCMOSに注記を追加しました。
- インテルAgilexデバイスのシングルエンドSSTL、HSTL、HSUL、およびPOD I/O規格信号の仕様の表に注記を追加しました。
- インテルAgilexデバイスの差動I/O規格の仕様の表を更新しました。
- I/O規格名を「1.5 V True Differential Signaling」から「True Differential Signaling (トランスミッターとレシーバー)」に更新しました。
- True Differential Signaling (レシーバーのみ) の仕様を追加しました。
- True Differential Signalingの注記を更新しました。
- インテルAgilexデバイスのI/O PLLの仕様の表を更新しました。
- tFCOMP、tOUTPJ_DC、およびtOUTCCJ_DCに関する注記を追加しました。
- tINCCJ仕様を削除しました。
- tREFPJおよびtREFPN仕様を追加しました。
- tOUTPJ_DC、tOUTCCJ_DC、tOUTPJ_IO、tOUTCCJ_IO、およびtCASC_OUTPJ_DC仕様を更新しました。
- インテルAgilexデバイスのDSPブロック・パフォーマンスの仕様の表に、固定小数点27 × 27乗算モードに関する注記を追加しました。
- インテルAgilexデバイスのメモリーブロック・パフォーマンスの仕様の表を更新しました。
- MLABメモリーの仕様を更新しました。
- M20Kブロックの仕様を更新して、Low Power (LP) の仕様を追加しました。
- インテルAgilexデバイスのリモート温度ダイオードの仕様 (コア・ファブリック TSD) の表の仕様を更新しました。
- インテルAgilexデバイスのリモート温度ダイオードの仕様 (PタイルTSD) の表を追加しました。
- インテルAgilexデバイスのLVDS SERDESの仕様の表を更新しました。
- -4スピードグレードのtx Jitter - True Differential I/O Standardsの仕様を更新しました。
- クロック配線リソースのグローバル、リージョナル、またはローカルを削除しました。
- インテルAgilexデバイスのDPAロック時間の仕様の表を更新しました。
- 表の説明を更新しました。
- 最大データ遷移を960から768に更新しました。
- メモリー出力クロックジッターの仕様の項のジッター要件を更新しました。
- インテルAgilexデバイスの最大HPSクロック周波数の表の仕様を更新しました。
- インテルAgilexデバイスのHPSプログラマブルI/O遅延 (出力パス) およびインテルAgilexデバイスのHPSプログラマブルI/O遅延 (入力パス) の表を更新しました。
- 次の図を更新しました。
- USB ULPIのタイミング図
- RGMII TXのタイミング図
- RMII TXのタイミング図
- RMII RXのタイミング図
- インテルAgilexデバイスの一般的なコンフィグレーションのタイミング仕様の表に、tST0およびtCD2UMの仕様をを更新しました。
- インテルAgilexデバイスのASタイミング・パラメーターの表に、TclkおよびTdoの注記を追加しました。
- インテルAgilexデバイスにおける×8、×16、および×32コンフィグレーションのAvalon-STのタイミング・パラメーターの表のtADSUおよびtAVSU仕様を更新しました。
- 次の表を追加しました。
- インテルAgilexデバイスのコンフィグレーション・ビット・ストリームのサイズ
- Maximum Configuration Time Estimation for Intel Agilex Devices
- インテルAgilexデバイスのプログラマブルIOE遅延
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| 2019.12.18 |
インテルAgilexデバイスのI/O PLLの仕様の表を更新しました。
- fDYCONFIGCLKパラメーターから scanclk を削除しました。
- fDYCONFIGCLKの最大仕様を200 MHzから100 MHzまでに訂正しました。
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| 2019.04.02 |
初版 |