インテル® Agilex™ デバイス・データシート

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ID 683301
日付 6/02/2021
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ドキュメント目次
ドキュメント目次 x
インテル® Agilex™ デバイス・データシート
インテル® Agilex™ デバイス・データシート x
電気的特性 スイッチング特性 コンフィグレーションの仕様 I/Oタイミング プログラマブルIOE遅延 用語集 インテルAgilexデバイス・データシートの改訂履歴
電気的特性 x
動作条件
動作条件 x
絶対最大定格 最大許容オーバーシュートおよびアンダーシュート電圧 推奨動作条件 DC特性 I/O規格の仕様
推奨動作条件 x
推奨動作条件 1.1.1.3.2. トランシーバー電源の動作条件 HPS電源の動作条件
DC特性 x
供給電流および消費電力 I/Oピンのリーク電流 バスホールド仕様 OCTキャリブレーション精度の仕様 キャリブレーションなしOCTの抵抗許容差の仕様 ピン・キャパシタンス 内部ウィークプルアップ抵抗 シュミットトリガー入力のヒステリシスの仕様
I/O規格の仕様 x
シングルエンドI/O規格の仕様 シングルエンドSSTL、HSTL、HSUL、およびPOD I/Oリファレンス電圧の仕様 シングルエンドSSTL、HSTL、HSUL、およびPOD I/O規格信号の仕様 差動SSTL、HSTL、および差動HSUL I/O規格の仕様 差動POD I/O規格の仕様 差動I/O規格の仕様
スイッチング特性 x
コア性能の仕様 ペリフェラル性能の仕様 Eタイル・トランシーバーの性能の仕様 Pタイル・トランシーバーの性能の仕様 Rタイル・トランシーバーの性能の仕様 Fタイル・トランシーバーの性能の仕様 HPS性能の仕様
コア性能の仕様 x
クロックツリーの仕様 I/O PLLの仕様 DSPブロックの仕様 メモリーブロックの仕様 ローカル温度センサーの仕様 リモート温度ダイオードの仕様 電圧センサーの仕様
ペリフェラル性能の仕様 x
LVDS SERDESの仕様 DPAロック時間の仕様 LVDS SERDESソフトCDR正弦ジッター許容値の仕様 1.2.2.4. ハード・メモリー・コントローラーでサポートされているメモリー規格 1.2.2.5. ソフト・メモリー・コントローラーでサポートされているメモリー規格 1.2.2.6. HPSハード・メモリー・コントローラーでサポートされているメモリー規格 DLL範囲の仕様 メモリー出力クロックジッターの仕様
Eタイル・トランシーバーの性能の仕様 x
Eタイル・トランシーバーの性能 Eタイル・トランシーバーのリファレンス・クロックの仕様 Eタイルのトランスミッターの仕様 Eタイルのレシーバーの仕様
Pタイル・トランシーバーの性能の仕様 x
Pタイル・トランシーバーの性能 Pタイル・トランシーバーのリファレンス・クロックの仕様 Pタイルのトランスミッターの仕様 Pタイルのレシーバーの仕様
Rタイル・トランシーバーの性能の仕様 x
Rタイル・トランシーバーの性能 Rタイル・トランシーバーのリファレンス・クロックの仕様 Rタイルのトランスミッターの仕様 Rタイルのレシーバーの仕様
Fタイル・トランシーバーの性能の仕様 x
Fタイル・トランシーバーの性能 Fタイル・トランシーバーのリファレンス・クロックの仕様 Fタイルのトランスミッターの仕様 Fタイルのレシーバーの仕様 Fタイルの電気的コンプライアンス
HPS性能の仕様 x
HPSクロックの性能 HPS内部オシレーター周波数 HPS PLLの仕様 HPSコールドリセット HPS SPIのタイミング特性 HPS SD/MMCのタイミング特性 HPS USB UPLIのタイミング特性 HPS Ethernet Media Access Controller (EMAC) のタイミング特性 HPS I2Cのタイミング特性 HPS NANDのタイミング特性 HPSトレースのタイミング特性 HPS GPIOインターフェイス HPS JTAGのタイミング特性 HPSプログラマブルI/Oのタイミング特性
コンフィグレーションの仕様 x
一般的なコンフィグレーションのタイミング仕様 PORの仕様 外部コンフィグレーション・クロックソースの要件 JTAGコンフィグレーション・タイミング ASコンフィグレーション・タイミング Avalon® Streaming (Avalon®-ST) のコンフィグレーション・タイミング コンフィグレーション・ビット・ストリームのサイズ
インテル® Agilex™ デバイス・データシート

HPS I2Cのタイミング特性

表 89.   インテル® Agilex™デバイスのHPS I2Cのタイミング要件仕様ステータスについては、データシートのステータスの表を参照してください。
シンボル 説明 標準モード 高速モード 単位
最小値 最大値 最小値 最大値
Tclk シリアルクロック (SCL) クロック周期 10 — 2.5 — μs
Tclk_jitter I2Cクロック出力ジッター — 2 — 2 %
THIGH 96 SCLのHigh期間 497 — 0.698 — μs
TLOW 99 SCLのLow期間 4.7100 — 1.3101 — μs
TSU;DAT シリアル・データ・ライン (SDA) からSCL間のセットアップ時間 0.25 — 0.1 — μs
THD;DAT 102 SCLからSDAデータへのホールド時間 0 3.15 0 0.6 μs
TVD;DATおよびTVD;ACK 103 SCLからSDA間の出力データ遅延 — 3.45104 — 0.9105 μs
TSU;STA 反復開始条件のセットアップ時間 4.7 — 0.6 — μs
THD;STA 反復開始条件のホールド時間 4 — 0.6 — μs
TSU;STO 停止条件のセットアップ時間 4 — 0.6 — μs
TBUF STOPとSTART間のSDA高パルス持続時間 4.7 — 1.3 — μs
Tscl:r 106 SCLの立ち上がり時間 — 1,000 20 300 ns
Tscl:f 106 SCLの立ち下がり時間 — 300 6.54 300 ns
Tsda:r 106 SDAの立ち上がり時間 — 1,000 20 300 ns
Tsda:f 106 SDAの立ち下がり時間 — 300 6.54 300 ns
図 15. I2Cのタイミング図
関連情報
96 Thighは、ic_ss_scl_hcnt または ic_fs_scl_hcnt レジスターを使用して調整できます。
97 ic_ss_scl_hcntの推奨最小設定は428です。 インテル® Agilex™ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル内、SCL_High_timeの計算式を参照してください。
98 ic_fs_scl_hcntの推奨最小設定は75です。 インテル® Agilex™ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル内、SCL_High_timeの計算式を参照してください。
99 Tlowは、ic_ss_scl_lcnt または ic_fs_scl_lcnt レジスターを使用して調整できます。
100 ic_ss_scl_lcntの推奨最小設定は464です。 インテル® Agilex™ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル内、SCL_Low_timeの計算式を参照してください。
101 ic_fs_scl_lcntの推奨最小設定は163です。 インテル® Agilex™ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル内、SCL_Low_timeの計算式を参照してください。
102 THD;DATは、立ち上がり時間と立ち下がり時間の影響を受けます。
103 TVD;DATおよびTVD;ACKは、立ち上がり時間と立ち下がり時間、ならびに (ic_sda_hold レジスターを調整することで設定する) SDAホールド時間に影響をうけます。
104 仕様内にするためには、最大 SDA_HOLD = 240を使用します。
105 仕様内にするためには、最大 SDA_HOLD = 60を使用します。
106 立ち上がり時間と立ち下がり時間のパラメーターは、I/Oドライバーの特性、プルアップ抵抗値、伝送ラインの総容量などの外部要因によって異なります。
レベル 2 の表題