F-Tile Dynamic Reconfiguration Suite Intel® FPGA IP ユーザーガイド

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ID 711009
日付 9/30/2024
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ドキュメント目次
ドキュメント目次 x
1. F-Tile Dynamic Reconfiguration Suite コアについて 2. インターフェイスの概要 3. パラメーター 4. IP コアを使用しての設計 5. ブロックの説明 6. コンフィグレーション・レジスター 7. F-Tile Dynamic Reconfiguration Suite Intel FPGA IP ユーザーガイドのアーカイブ 8. F-Tile Dynamic Reconfiguration Suite ユーザーガイド改訂履歴
1. F-Tile Dynamic Reconfiguration Suite コアについて x
1.1. 機能 1.2. デザインの考慮事項 1.3. デバイスファミリーのサポート 1.4. リソース使用率 1.5. リリース情報
2. インターフェイスの概要 x
2.1. クロック信号 2.2. リセット 2.3. Avalon® Memory-Mapped インターフェイス 2.4. コントロールおよびステータス・インターフェイス
4. IP コアを使用しての設計 x
4.1. ダイナミック・リコンフィグレーション・デザインとコンフィグレーション・プロファイルの生成 4.2. ダイナミック・リコンフィグレーションの QSF 設定 4.3. QSF で駆動されるフローを使用するダイナミック・リコンフィグレーション 4.4. ダイナミック・リコンフィグレーションの規則 4.5. ハードウェアの状態とコンフィグレーション・プロファイル 4.6. Nios® ベースのダイナミック・リコンフィグレーション・フロー 4.7. Tile Assignment Editor の使用 4.8. ダイナミック・リコンフィグレーション・グループの配置の視覚化 4.9. IP_COLOCATE 階層の割り当て 4.10. 例: マルチレート IP フローを使用するダイナミック・リコンフィグレーション 4.11. 例: ダイナミック・リコンフィグレーションのプログラミング・シーケンス 4.12. ダイナミック・リコンフィグレーション・エラーの回復処理 4.13. プロファイル番号の特定 4.14. マスター・クロック・チャネル 4.15. IP_RECONFIG_GROUP_PARENT QSF 割り当ての使用 4.16. IP コアのシミュレーション
4.6. Nios® ベースのダイナミック・リコンフィグレーション・フロー x
一般的なダイナミック・リコンフィグレーションのソフトウェア・フロー 4.6.1. Nios® データ・メモリー・サイズの選択
4.7. Tile Assignment Editor の使用 x
4.7.1. QSF 割り当ての作成 4.7.2. IP_Colocate QSF 割り当ての生成
4.14. マスター・クロック・チャネル x
4.14.1. マスター・クロック・チャネルの選択
5. ブロックの説明 x
5.1. クロック 5.2. リセット 5.3. フラクチャー化を実現するスタックのクロック
6. コンフィグレーション・レジスター x
6.1. Dynamic Reconfiguration New Trigger 6.2. Dynamic Reconfiguration Next Profile 0 6.3. Dynamic Reconfiguration Next Profile 1 6.4. Dynamic Reconfiguration Next Profile 2 6.5. Dynamic Reconfiguration Next Profile 3 6.6. Dynamic Reconfiguration Next Profile 4 6.7. Dynamic Reconfiguration Next Profile 5 6.8. Dynamic Reconfiguration Next Profile 6 6.9. Dynamic Reconfiguration Next Profile 7 6.10. Dynamic Reconfiguration Next Profile 8 6.11. Dynamic Reconfiguration Next Profile 9 6.12. Dynamic Reconfiguration Next Profile 10 6.13. Dynamic Reconfiguration Next Profile 11 6.14. Dynamic Reconfiguration Next Profile 12 6.15. Dynamic Reconfiguration Next Profile 13 6.16. Dynamic Reconfiguration Next Profile 14 6.17. Dynamic Reconfiguration Next Profile 15 6.18. Dynamic Reconfiguration Next Profile 16 6.19. Dynamic Reconfiguration Next Profile 17 6.20. Dynamic Reconfiguration Next Profile 18 6.21. Dynamic Reconfiguration Next Profile 19 6.22. Dynamic Reconfiguration Avalon MM Timeout 6.23. Dynamic Reconfiguration TX Channel Reconfiguration 6.24. Dynamic Reconfiguration RX Channel Reconfiguration 6.25. Dynamic Reconfiguration TX Channel in Reset Acknowledgment 6.26. Dynamic Reconfiguration TX Channel out of Reset 6.27. Dynamic Reconfiguration TX Channel Reset Control Init Status 6.28. Dynamic Reconfiguration TX Channel Source Alarm 6.29. Dynamic Reconfiguration RX Channel in Reset Acknowledgment 6.30. Dynamic Reconfiguration RX Channel out of Reset 6.31. Dynamic Reconfiguration RX Channel Reset Control Init Status 6.32. Dynamic Reconfiguration RX Channel Source Alarm 6.33. Dynamic Reconfiguration Local Error Status
1. F-Tile Dynamic Reconfiguration Suite コアについて
2. インターフェイスの概要
3. パラメーター
4. IP コアを使用しての設計
5. ブロックの説明
6. コンフィグレーション・レジスター
7. F-Tile Dynamic Reconfiguration Suite Intel FPGA IP ユーザーガイドのアーカイブ
8. F-Tile Dynamic Reconfiguration Suite ユーザーガイド改訂履歴

4.6. Nios® ベースのダイナミック・リコンフィグレーション・フロー

次の図は、 Nios® によって進行するダイナミック・リコンフィグレーション・フローを示しています。フローチャートの左側は、ダイナミック・リコンフィグレーションをトリガーするホスト・ソフトウェア・フローを示しています。
図 4.  Nios® が進行するダイナミック・リコンフィグレーション・フロー

ホスト・ソフトウェアは、IP へのデータパス・リセットをアサートすることにより、「DR-out」 IP を静止状態にします。次に、ホスト・ソフトウェアは DR CSR の Ready for New Trigger をポーリングして、それが設定されるのを待機します。

次に、ホスト・ソフトウェアはプロファイル情報を DR CSR レジスターにプログラミングし、Trigger Reconfig ビットを設定します。 Nios® は Trigger Reconfig ビットの設定をサンプリングすると、タイル固有の内部プログラミングを実行して DR 切り替えを実行し、すべてのタイル固有のアーキテクチャーをホスト・ソフトウェアから抽象化します。ホスト・ソフトウェアは特定の DR CSR の Ready for New Trigger ビットをポーリングすることで、 Nios® が切り替えフローを終了したことを特定します。切り替えフローが終了したら、ホスト・ソフトウェアは別の DR を同じチャネルで開始することができます。 Nios® が切り替えフローを完了すると、ホスト・ソフトウェアは「DR-in」 IP をリセットから解放することができます。

右のフローチャートは、DR 切り替え実行要求を受信時に NIOS コアが (直接的または他のコントローラーを介して間接的に) 実行するアクションを示しています。Trigger Reconfig ビットの設定が Nios® コアでサンプリングされると、内部 DR 切り替えフローが開始します。 Nios® は新しいコンフィグレーション設定を読み取り、DR の開始に進みます。

次のステップでは、新しいコンフィグレーションをそれぞれのタイルの IP ブロック (MAC、PCS、FEC、PMA) レジスターに書き込みます。プログラムされるタイルレジスターは、ホスト・ソフトウェアがコンフィグレーションした DR CSR レジスターの値に基づき導出されます。

タイルの新しいコンフィグレーションが完了すると、 Nios® コアは DR CSR の Ready for New Trigger ビットを設定します。これにより、ホスト・ソフトウェアは現在の DR 切り替えが完了したことを認識します。

一般的なダイナミック・リコンフィグレーションのソフトウェア・フロー

次のステップを順次行い、デザインを動的にリコンフィグレーションします。
  • Dynamic Reconfiguration New Trigger (0x00[1]) レジスターを継続的にポーリングし、アサートされるまで待機します。アサートされると、 Nios® の準備が完了しています。
  • 現在のプロトコル IP をリセットします。例えば、i_p0_rst_n、i_p0_tx_rst_n、および i_p0_rx_rst_n ビットを 1'b0 に設定します。
  • 現在のプロトコル IP のリセット肯定応答を待機します。例えば、o_p0_rst_ack_n、o_p0_tx_rst_ack_n、および o_p0_rx_rst_ack_n ビットを 1'b0 にクリアします。
  • Dynamic Reconfiguration Next Profile <N> (0x04 - 0x50) レジスターをプログラミングして、次のプロファイルをコンフィグレーションします。
  • ダイナミック・リコンフィグレーションをトリガーするには、Dynamic Reconfiguration New Trigger (0x00[0]) レジスターに書き込みます。
  • Dynamic Reconfiguration New Trigger (0x00[1]) レジスターを継続的にポーリングし、アサートされるまで待機します。
  • 新しいプロトコル IP を新しいコンフィグレーションでコンフィグレーションします。例えば、Ethernet Multirate IP のレジスターには、0x200 - 0x0208 オフセットを使用します。
  • 新しいプロトコル IP のリセットを解除します。例えば、i_p0_rst_n、i_p0_tx_rst_n、および i_p0_rx_rst_n ビットを 1'b1 に設定します。
  • 新しいプロトコル IP のリセット肯定応答を待機します。例えば、o_p0_rst_ack_n、o_p0_tx_rst_ack_n、および o_p0_rx_rst_ack_n ビットが 1'b1 になります。
  • ダイナミック・リコンフィグレーションの完了になります。

セクションの内容
Nios データ・メモリー・サイズの選択

レベル 2 の表題