F-Tile Dynamic Reconfiguration Suite Intel® FPGA IP ユーザーガイド

ID 711009
日付 9/30/2024
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ドキュメント目次

2.4. コントロールおよびステータス・インターフェイス

表 9.  コントロールおよびステータス信号すべてのインターフェイス信号は、i_csr_clk をクロックとして使用します。
ポート名 幅 (ビット) I/O 方向 詳細
o_dr_curr_profile_id 15 出力 選択されているプロファイルを指定します。

この信号は、o_dr_new_cfg_applied が 1 の場合にのみ有効になります。

デザインが動的にリコンフィグレーションされるかを判断するには、値をデコードする必要があります。

o_dr_new_cfg_applied 1 出力 タイルの CSR、マルチプレクサーの選択などを含む、外部ロジックに対する新しいコンフィグレーション設定を指定します。

信号がアクティブでサンプリングされると、外部ロジックは肯定応答を返し、完全なハンドシェイク・シグナリングを完了します。これはハードウェアの動作であるため、信号はナノ秒の範囲内で完了します。

この信号がアクティブになると、 Nios® は、ダイナミック・リコンフィグレーション・フローの次のプロセスに進む前に、肯定応答の監視を続けます。肯定応答がサンプリングされると、この信号は非アクティブになり、 Nios® は次のステップに進みます。肯定応答が長期間にわたってサンプリングされず、タイムアウトが有効になると、この信号も非アクティブになります。 Nios® はタイムアウト時に次のステップに進みます。この場合は、タイムアウト・エラーも通知されます。

i_dr_new_cfg_applied_ack 1 入力 o_dr_new_cfg_applied 信号に応答する完全なハンドシェイクの肯定応答を指定します。

信号は、1 に設定されている場合にアクティブです。

o_dr_in_progress 1 出力 ダイナミック・リコンフィグレーションが進行中であることを指定します。

この信号は、1 に設定されている場合にアクティブです。

o_dr_error_status 1 出力 全体的なダイナミック・リコンフィグレーションの SIP エラーステータスを指定します (動的にリコンフィグレーションされた Nios® ファームウェアのエラーを含む)。

この信号は、1 に設定されている場合にアクティブです。

o_dr_fast_sim_clk_sel 1 出力 シミュレーション時にのみ使用されます。使用している場合は、i_cpu_clk ポートを異なる入力周波数で駆動することで、シミュレーション・ランタイムの短縮が可能です。
  • o_dr_fast_sim_clk_sel = 1 の場合、i_cpu_clk ポートを 100GHz クロックで駆動できます。
  • o_dr_fast_sim_clk_sel = 0 で、Enable ECC protection = OFF の場合は、i_cpu_clk ポートを最大 250MHz で駆動できます。
  • o_dr_fast_sim_clk_sel = 0 で、Enable ECC protection = ON の場合は、i_cpu_clk ポートを最大 200MHz で駆動できます。