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4.1. ダイナミック・リコンフィグレーション・デザインとコンフィグレーション・プロファイルの生成
4.2. ダイナミック・リコンフィグレーションの QSF 設定
4.3. QSF で駆動されるフローを使用するダイナミック・リコンフィグレーション
4.4. ダイナミック・リコンフィグレーションの規則
4.5. ハードウェアの状態とコンフィグレーション・プロファイル
4.6. Nios® ベースのダイナミック・リコンフィグレーション・フロー
4.7. Tile Assignment Editor の使用
4.8. ダイナミック・リコンフィグレーション・グループの配置の視覚化
4.9. IP_COLOCATE 階層の割り当て
4.10. 例: マルチレート IP フローを使用するダイナミック・リコンフィグレーション
4.11. 例: ダイナミック・リコンフィグレーションのプログラミング・シーケンス
4.12. ダイナミック・リコンフィグレーション・エラーの回復処理
4.13. プロファイル番号の特定
4.14. マスター・クロック・チャネル
4.15. IP_RECONFIG_GROUP_PARENT QSF 割り当ての使用
4.16. IP コアのシミュレーション
6.1. Dynamic Reconfiguration New Trigger
6.2. Dynamic Reconfiguration Next Profile 0
6.3. Dynamic Reconfiguration Next Profile 1
6.4. Dynamic Reconfiguration Next Profile 2
6.5. Dynamic Reconfiguration Next Profile 3
6.6. Dynamic Reconfiguration Next Profile 4
6.7. Dynamic Reconfiguration Next Profile 5
6.8. Dynamic Reconfiguration Next Profile 6
6.9. Dynamic Reconfiguration Next Profile 7
6.10. Dynamic Reconfiguration Next Profile 8
6.11. Dynamic Reconfiguration Next Profile 9
6.12. Dynamic Reconfiguration Next Profile 10
6.13. Dynamic Reconfiguration Next Profile 11
6.14. Dynamic Reconfiguration Next Profile 12
6.15. Dynamic Reconfiguration Next Profile 13
6.16. Dynamic Reconfiguration Next Profile 14
6.17. Dynamic Reconfiguration Next Profile 15
6.18. Dynamic Reconfiguration Next Profile 16
6.19. Dynamic Reconfiguration Next Profile 17
6.20. Dynamic Reconfiguration Next Profile 18
6.21. Dynamic Reconfiguration Next Profile 19
6.22. Dynamic Reconfiguration Avalon MM Timeout
6.23. Dynamic Reconfiguration TX Channel Reconfiguration
6.24. Dynamic Reconfiguration RX Channel Reconfiguration
6.25. Dynamic Reconfiguration TX Channel in Reset Acknowledgment
6.26. Dynamic Reconfiguration TX Channel out of Reset
6.27. Dynamic Reconfiguration TX Channel Reset Control Init Status
6.28. Dynamic Reconfiguration TX Channel Source Alarm
6.29. Dynamic Reconfiguration RX Channel in Reset Acknowledgment
6.30. Dynamic Reconfiguration RX Channel out of Reset
6.31. Dynamic Reconfiguration RX Channel Reset Control Init Status
6.32. Dynamic Reconfiguration RX Channel Source Alarm
6.33. Dynamic Reconfiguration Local Error Status
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5. ブロックの説明
F-Tile Dynamic Reconfiguration Suite を使用すると、 Nios® コアを使用してデザインを動的にリコンフィグレーションすることができます。 このセクションでは、IP の主要なビルディング・ブロックについて説明します。
図 23. ダイナミック・リコンフィグレーション IP のブロック図
F タイルでは、選択したプロトコルで動作するソリューションを柔軟に構築することができます。トランシーバー・ブロック以外にも、MAC、PCS、FEC などの複数のビルディング・ブロック・オプションを利用することが可能です。各プロトコルは、それぞれの PMA-Direct、FEC-Direct、PCS-Direct、または MAC-Direct インターフェイスを介してタイルと通信することができます。これらのインターフェイスは、さまざまな IP を介して有効になります。EMIB ピンのマッピング制約により、異なる *-Direct インターフェイスは、EMIB チャネルを通過前に 1 つのインターフェイスに多重化されます。同様に、単一のインターフェイスは、反対側 (つまりメインダイ) で適切に分割されます。それぞれの *-Direct ピンから EMIB チャネルピンへのマッピングはタイル固有であり、ダイナミック・リコンフィグレーション IP ではブラックボックスとして扱われます。
ダイナミック・リコンフィグレーション・マルチプレクサー (DR Mux) は、複数のポートをソフト IP および EMIB チャネルに公開します。DR マルチプレクサーは、(EMIB チャネルを介して) 複数のプロトコルを限られたトランシーバー・チャネルにマッピングする柔軟性を提供します。 Nios® コアまたはホスト・ソフトウェアは、マルチプレクサー構造を直接制御します。DR マルチプレクサーの構造により、プロトコル内またはプロトコル間のダイナミック・リコンフィグレーションを実行します。DR マルチプレクサー・ポートに接続している信号は、再マッピングや追加処理なしで通過します。
Nios® コアまたはホスト・ソフトウェアは、プロトコル間およびプロトコル内の切り替えを実行します。
プロトコル間およびプロトコル内の切り替え: ホスト・ソフトウェアにより、リコンフィグレーションを実行する意図を伝達します。ソフトウェアで、適切なダイナミック・リコンフィグレーション CSR レジスターに追加の属性を書き込みます。ソフトウェアがリコンフィグレーション要求を開始すると、 Nios® コアは一連の低レベルレジスターのプログラミングを実行し、ダイナミック・リコンフィグレーション CSR フィールドを介して完了ステータスをホスト ・ソフトウェアに伝達します。 Avalon® メモリーマップド・インターフェイス・アービター (AVMM アービター) は、ホスト・ソフトウェアと Nios® コアの間でダイナミック・リコンフィグレーションの CSR アクセスサイクルを調停する役割を果たします。
リセット・コントロール・ブロック: IP は、F-tile Soft Reset Controller (SRC) を介してリセット要求を伝達します。SRC は、タイルのリセットシーケンスを実行し、ダイナミック・リコンフィグレーション・プロセス時に特定のパスをリセットします。
ダイナミック・リコンフィグレーション CSR (DR CSR): DR CSR に含まれるレジスターには、ホスト・ソフトウェアまたは Nios® コアでアクセスすることができます。 Nios® コアによってダイナミック・リコンフィグレーションを進行する場合は、ホスト・ソフトウェアで関連する CSR をプログラミング後に、新しいコンフィグレーションをトリガーする必要があります。また、 Nios® は、CSR の値をタイルの CSR プログラミング・シーケンスに変換します。
ダイナミック・リコンフィグレーション・マルチプレクサー (DR Mux): DR マルチプレクサーは、ダイナミック・リコンフィグレーション IP プロトコルと対応する EMIB チャネルの間で多重化を実行します。また、DR マルチプレクサーは、プロトコルとトランシーバー間チャネルのマッピングがコネクターのフォームファクターおよび仕様の要件を満たしていることを保証します。EMIB チャネル、トランシーバー・チャネル、および対応するブロック (MAC、PCS、FEC) を介したデータパスの間のマッピングは、DR マルチプレクサーの構築において重要な部分です。
Avalon® Memory-Mappedインターフェイス・アービターとタイルの Avalon® Memory-Mappedインターフェイス : Nios® コアは、グローバル Avalon® メモリーマップド・インターフェイスを介してタイルの IP にアクセスします。ホスト・ソフトウェアと Nios® は、ダイナミック・リコンフィグレーション CSR と Avalon® メモリーマップド・インターフェイス・ファブリックへのアクセスを調停します。