F-Tile Dynamic Reconfiguration Suite Intel® FPGA IP ユーザーガイド

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ID 711009
日付 9/30/2024
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ドキュメント目次
ドキュメント目次 x
1. F-Tile Dynamic Reconfiguration Suite コアについて 2. インターフェイスの概要 3. パラメーター 4. IP コアを使用しての設計 5. ブロックの説明 6. コンフィグレーション・レジスター 7. F-Tile Dynamic Reconfiguration Suite Intel FPGA IP ユーザーガイドのアーカイブ 8. F-Tile Dynamic Reconfiguration Suite ユーザーガイド改訂履歴
1. F-Tile Dynamic Reconfiguration Suite コアについて x
1.1. 機能 1.2. デザインの考慮事項 1.3. デバイスファミリーのサポート 1.4. リソース使用率 1.5. リリース情報
2. インターフェイスの概要 x
2.1. クロック信号 2.2. リセット 2.3. Avalon® Memory-Mapped インターフェイス 2.4. コントロールおよびステータス・インターフェイス
4. IP コアを使用しての設計 x
4.1. ダイナミック・リコンフィグレーション・デザインとコンフィグレーション・プロファイルの生成 4.2. ダイナミック・リコンフィグレーションの QSF 設定 4.3. QSF で駆動されるフローを使用するダイナミック・リコンフィグレーション 4.4. ダイナミック・リコンフィグレーションの規則 4.5. ハードウェアの状態とコンフィグレーション・プロファイル 4.6. Nios® ベースのダイナミック・リコンフィグレーション・フロー 4.7. Tile Assignment Editor の使用 4.8. ダイナミック・リコンフィグレーション・グループの配置の視覚化 4.9. IP_COLOCATE 階層の割り当て 4.10. 例: マルチレート IP フローを使用するダイナミック・リコンフィグレーション 4.11. 例: ダイナミック・リコンフィグレーションのプログラミング・シーケンス 4.12. ダイナミック・リコンフィグレーション・エラーの回復処理 4.13. プロファイル番号の特定 4.14. マスター・クロック・チャネル 4.15. IP_RECONFIG_GROUP_PARENT QSF 割り当ての使用 4.16. IP コアのシミュレーション
4.6. Nios® ベースのダイナミック・リコンフィグレーション・フロー x
4.6.1. Nios® データ・メモリー・サイズの選択
4.7. Tile Assignment Editor の使用 x
4.7.1. QSF 割り当ての作成 4.7.2. IP_Colocate QSF 割り当ての生成
4.14. マスター・クロック・チャネル x
4.14.1. マスター・クロック・チャネルの選択
5. ブロックの説明 x
5.1. クロック 5.2. リセット 5.3. フラクチャー化を実現するスタックのクロック
6. コンフィグレーション・レジスター x
6.1. Dynamic Reconfiguration New Trigger 6.2. Dynamic Reconfiguration Next Profile 0 6.3. Dynamic Reconfiguration Next Profile 1 6.4. Dynamic Reconfiguration Next Profile 2 6.5. Dynamic Reconfiguration Next Profile 3 6.6. Dynamic Reconfiguration Next Profile 4 6.7. Dynamic Reconfiguration Next Profile 5 6.8. Dynamic Reconfiguration Next Profile 6 6.9. Dynamic Reconfiguration Next Profile 7 6.10. Dynamic Reconfiguration Next Profile 8 6.11. Dynamic Reconfiguration Next Profile 9 6.12. Dynamic Reconfiguration Next Profile 10 6.13. Dynamic Reconfiguration Next Profile 11 6.14. Dynamic Reconfiguration Next Profile 12 6.15. Dynamic Reconfiguration Next Profile 13 6.16. Dynamic Reconfiguration Next Profile 14 6.17. Dynamic Reconfiguration Next Profile 15 6.18. Dynamic Reconfiguration Next Profile 16 6.19. Dynamic Reconfiguration Next Profile 17 6.20. Dynamic Reconfiguration Next Profile 18 6.21. Dynamic Reconfiguration Next Profile 19 6.22. Dynamic Reconfiguration Avalon MM Timeout 6.23. Dynamic Reconfiguration TX Channel Reconfiguration 6.24. Dynamic Reconfiguration RX Channel Reconfiguration 6.25. Dynamic Reconfiguration TX Channel in Reset Acknowledgment 6.26. Dynamic Reconfiguration TX Channel out of Reset 6.27. Dynamic Reconfiguration TX Channel Reset Control Init Status 6.28. Dynamic Reconfiguration TX Channel Source Alarm 6.29. Dynamic Reconfiguration RX Channel in Reset Acknowledgment 6.30. Dynamic Reconfiguration RX Channel out of Reset 6.31. Dynamic Reconfiguration RX Channel Reset Control Init Status 6.32. Dynamic Reconfiguration RX Channel Source Alarm 6.33. Dynamic Reconfiguration Local Error Status
1. F-Tile Dynamic Reconfiguration Suite コアについて
2. インターフェイスの概要
3. パラメーター
4. IP コアを使用しての設計
5. ブロックの説明
6. コンフィグレーション・レジスター
7. F-Tile Dynamic Reconfiguration Suite Intel FPGA IP ユーザーガイドのアーカイブ
8. F-Tile Dynamic Reconfiguration Suite ユーザーガイド改訂履歴

4.2. ダイナミック・リコンフィグレーションの QSF 設定

このセクションでは、ダイナミック・リコンフィグレーションで利用可能な QSF 設定について説明します。
QSF 割り当てを作成する際は、使用するすべての IP に <ip_instance_hpath> 階層パスを定義する必要があります。.qip ファイルでは、ツールで生成される各 IP のディレクトリーを <ip_name>/ip_name.qip パスで特定します。
表 11.  ダイナミック・リコンフィグレーションの QSF 設定
QSF 設定 詳細
set_instance_assignment -name IP_TILE_ASSIGNMENT -to <ip_instance_hpath> <tileid> IP を配置する特定のタイルに IP を割り当てます。

Quartus Support Logic Generation で「auto-placement」を使用する場合、この割り当ては必要ありません。
set_instance_assignment -name IP_BB_LOCATION -to <bb_instance_hpath> <bb-location>

デザインのビルディング・ブロック・インスタンスを、ビルディング・ブロックを含む IP が割り当てられているタイルの特定の位置に割り当てます。

この割り当ては、特定のタイルを決定するものではありません。

Quartus Support Logic Generation で「auto-placement」を使用する場合、この割り当ては必要ありません。
set_instance_assignment -name IP_RECONFIG_GROUP -to <ip_instance_hpath> <reconfig-group-id-string> デザイン内のタイル IP に準拠する IP を、名前の付いたリコンフィグレーション・グループに割り当てます。グループ内のすべての IP は、同じタイルに配置されます。
set_instance_assignment -name IP_RECONFIG_GROUP_STARTUP_INSTANCE -to <ip_instance_hpath> ON|OFF タイル IP に準拠する IP インスタンスが起動時にアクティブかを示します。また、クロックを供給します。
set_instance_assignment -name IP_RECONFIG_ID -to <ip_instance_hpath> <positive-number-greater-than-zero> IP の識別子として、0 よりも大きい正の整数を指定します。このような識別子はすべて、連続している必要があります。ID はグローバルに、つまりデザイン全体に適用されます。リコンフィグレーション ID はグローバルに定義され、各 Quartus デザインごとに一意である必要があります。タイルごとに一意である必要はありません。

提供される ID は、その IP に関連付けられているすべてのサブプロファイルのベースとなり、サブプロファイルの ID は、提供された ID から順次インクリメントします。ID を提供しない場合は、ツールで ID が割り当てられます。

IP インスタンスにおいて、Quartus によってコンパイルごとに割り当てられるリコンフィグレーション ID に一貫性が必要な場合は、IP インスタンスごとにリコンフィグレーション ID を指定する必要があります。qsf ファイルでリコンフィグレーション ID を指定しない場合、 Quartus® Prime プロ・エディションはリコンフィグレーション ID を自動で割り当てます。生成される .h ファイルには、各 DR プロファイルに使用されるリコンフィグレーション ID の値が含まれます。プロファイル番号の特定 を参照してください。
重要: この割り当てを使用する際は、サブプロファイル ID の間で重複し、衝突を引き起こすようなリコンフィグレーション ID を割り当てないように注意してください (例えば、2 つのサブプロファイルに同じ ID を割り当てるなど)。
set_global_assignment -name IP_RECONFIG_GROUP_TYPE <reconfig-group-id-string>:<exclusive|inclusive>:clk_master
デザイン内のタイル IP に準拠する IP にリコンフィグレーション・グループ・タイプを割り当てます。
  • 割り当てがないものは inclusive を意味し、exclusive は、inclusive ではないことを意味します (逆も同様)。

    Exclusive は、ダイナミック・リコンフィグレーション後にそのグループが単独でのみ存在することを示します。Inclusive は、ダイナミック・リコンフィグレーション後に他のグループと同時に存在できることを示します。

  • clk_master は、QSF IP_RECONFIG_GROUP_MASTER_CLOCK_CHANNEL がグループ内の 1 つのビルディング・ブロック・インスタンスでのみ使用可能であることを意味します。
set_global_assignment -name IP_RECONFIG_GROUP_PARENT <parent-reconfig-group-id-string>:<child-reconfig-group-id-string> グループ階層を作成します。VERILOG_FILE のように累積になります。
set_instance_assignment -name IP_COLOCATE -from <hpath1> -to <hpath2> F_TILE

QSF で、DR コントローラーなどのハブ IP とそれが制御するプロトコル IP などのスロット IP を関連付けるものです。

hpath1 と hpath2 で表される IP インスタンスは、同じ F タイルに入ります。

IP_COLOCATE は、「プロファイル単位」ではなく「IP 単位」で割り当てられます。
注: hpath1 はデザインの Dynamic Reconfiguration Suite IP の階層パスで、hpath2 はデザインのプロトコル IP の階層パスです。
set_instance_assignment -name IP_RECONFIG_GROUP_MASTER_CLOCK_CHANNEL -to <bb_instance_hpath> <clock-port-name>

bb_m_hdpladadapt_rx または bb_m_hdpldadapt_tx のどちらのインスタンスでマスタークロックを供給するかを示します。

許可されるクロックポート名は次のとおりです。
  • pld_pcs_rx_clk_out1_dcm (RX 単方向デザインに使用されます)
  • pld_pcs_tx_clk_out1_dcm (双方向デザインまたは TX 単方向デザインに使用されます)
<ip_instance_hpath> を含むグループ内のすべての IP とサブグループにこのマスタークロックが提供されます。

ダイナミック・リコンフィグレーション・デザインに必要な QSF 割り当て例

Tile Interface Planner により、IP_TILE_ASSIGNMENT 割り当てと IP_BB_LOCATION 割り当てのタイル位置と IP 階層を導出します。

次の .qsf 割り当ては、Ethernet Multirate Intel® FPGA IP を使用するデザインに必要な設定を示しています。 
set_instance_assignment -name IP_COLOCATE F_TILE -from dr_ctrl_inst|dr_f_0 \
   -to ex_100G_mr_dut|eth_f_dr_0 -entity eth_dr_ed
次の .qsf 割り当ては、CPRI Multirate Intel® FPGA IP を使用するデザインに必要な設定を示しています。 
set_instance_assignment -name IP_COLOCATE F_TILE -from dr_ctrl_inst|dr_f_0 \
   -to GEN_CPRIPHY_MR_INST[0].cpriphy_dr_ed_dut_wrapper|cpriphy_mr_dut|cpriphy_mr_f_0 \
   -entity cpriphy_dr_ed_hw
次の .qsf 割り当ては、PMA/FEC Direct PHY Multirate Intel® FPGA IP を使用するデザインに必要な設定を示しています。 
set_instance_assignment -name IP_COLOCATE F_TILE -from dr_dut|dr_f_0 \
-to dut|directphy_f_dr_0
注: ダイナミック・リコンフィグレーションに必要なその他の .qsf 設定は、 Intel® FPGA IP 自体 (CPRI、Ethernet、PMA/FEC Direct PHY Multirate) に含まれています。
レベル 2 の表題