F-Tile Dynamic Reconfiguration Suite Intel® FPGA IP ユーザーガイド

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ID 711009
日付 9/30/2024
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ドキュメント目次
ドキュメント目次 x
1. F-Tile Dynamic Reconfiguration Suite コアについて 2. インターフェイスの概要 3. パラメーター 4. IP コアを使用しての設計 5. ブロックの説明 6. コンフィグレーション・レジスター 7. F-Tile Dynamic Reconfiguration Suite Intel FPGA IP ユーザーガイドのアーカイブ 8. F-Tile Dynamic Reconfiguration Suite ユーザーガイド改訂履歴
1. F-Tile Dynamic Reconfiguration Suite コアについて x
1.1. 機能 1.2. デザインの考慮事項 1.3. デバイスファミリーのサポート 1.4. リソース使用率 1.5. リリース情報
2. インターフェイスの概要 x
2.1. クロック信号 2.2. リセット 2.3. Avalon® Memory-Mapped インターフェイス 2.4. コントロールおよびステータス・インターフェイス
4. IP コアを使用しての設計 x
4.1. ダイナミック・リコンフィグレーション・デザインとコンフィグレーション・プロファイルの生成 4.2. ダイナミック・リコンフィグレーションの QSF 設定 4.3. QSF で駆動されるフローを使用するダイナミック・リコンフィグレーション 4.4. ダイナミック・リコンフィグレーションの規則 4.5. ハードウェアの状態とコンフィグレーション・プロファイル 4.6. Nios® ベースのダイナミック・リコンフィグレーション・フロー 4.7. Tile Assignment Editor の使用 4.8. ダイナミック・リコンフィグレーション・グループの配置の視覚化 4.9. IP_COLOCATE 階層の割り当て 4.10. 例: マルチレート IP フローを使用するダイナミック・リコンフィグレーション 4.11. 例: ダイナミック・リコンフィグレーションのプログラミング・シーケンス 4.12. ダイナミック・リコンフィグレーション・エラーの回復処理 4.13. プロファイル番号の特定 4.14. マスター・クロック・チャネル 4.15. IP_RECONFIG_GROUP_PARENT QSF 割り当ての使用 4.16. IP コアのシミュレーション
4.6. Nios® ベースのダイナミック・リコンフィグレーション・フロー x
4.6.1. Nios® データ・メモリー・サイズの選択
4.7. Tile Assignment Editor の使用 x
4.7.1. QSF 割り当ての作成 4.7.2. IP_Colocate QSF 割り当ての生成
4.14. マスター・クロック・チャネル x
4.14.1. マスター・クロック・チャネルの選択
5. ブロックの説明 x
5.1. クロック 5.2. リセット 5.3. フラクチャー化を実現するスタックのクロック
6. コンフィグレーション・レジスター x
6.1. Dynamic Reconfiguration New Trigger 6.2. Dynamic Reconfiguration Next Profile 0 6.3. Dynamic Reconfiguration Next Profile 1 6.4. Dynamic Reconfiguration Next Profile 2 6.5. Dynamic Reconfiguration Next Profile 3 6.6. Dynamic Reconfiguration Next Profile 4 6.7. Dynamic Reconfiguration Next Profile 5 6.8. Dynamic Reconfiguration Next Profile 6 6.9. Dynamic Reconfiguration Next Profile 7 6.10. Dynamic Reconfiguration Next Profile 8 6.11. Dynamic Reconfiguration Next Profile 9 6.12. Dynamic Reconfiguration Next Profile 10 6.13. Dynamic Reconfiguration Next Profile 11 6.14. Dynamic Reconfiguration Next Profile 12 6.15. Dynamic Reconfiguration Next Profile 13 6.16. Dynamic Reconfiguration Next Profile 14 6.17. Dynamic Reconfiguration Next Profile 15 6.18. Dynamic Reconfiguration Next Profile 16 6.19. Dynamic Reconfiguration Next Profile 17 6.20. Dynamic Reconfiguration Next Profile 18 6.21. Dynamic Reconfiguration Next Profile 19 6.22. Dynamic Reconfiguration Avalon MM Timeout 6.23. Dynamic Reconfiguration TX Channel Reconfiguration 6.24. Dynamic Reconfiguration RX Channel Reconfiguration 6.25. Dynamic Reconfiguration TX Channel in Reset Acknowledgment 6.26. Dynamic Reconfiguration TX Channel out of Reset 6.27. Dynamic Reconfiguration TX Channel Reset Control Init Status 6.28. Dynamic Reconfiguration TX Channel Source Alarm 6.29. Dynamic Reconfiguration RX Channel in Reset Acknowledgment 6.30. Dynamic Reconfiguration RX Channel out of Reset 6.31. Dynamic Reconfiguration RX Channel Reset Control Init Status 6.32. Dynamic Reconfiguration RX Channel Source Alarm 6.33. Dynamic Reconfiguration Local Error Status
1. F-Tile Dynamic Reconfiguration Suite コアについて
2. インターフェイスの概要
3. パラメーター
4. IP コアを使用しての設計
5. ブロックの説明
6. コンフィグレーション・レジスター
7. F-Tile Dynamic Reconfiguration Suite Intel FPGA IP ユーザーガイドのアーカイブ
8. F-Tile Dynamic Reconfiguration Suite ユーザーガイド改訂履歴

4.10. 例: マルチレート IP フローを使用するダイナミック・リコンフィグレーション

このセクションでは、マルチレート IP フローを使用するダイナミック・リコンフィグレーション例を示します。このデザイン例では、マルチレート IP を使用して CPRI からイーサネットへのダイナミック・リコンフィグレーションを行います。
注: マルチレート IP のインスタンス化は、デザインに応じて異なります。例えば、デザインを 2 つの CPRI レート間で動的にリコンフィグレーションする場合、Ethernet Multirate IP のインスタンス化は必要ありません。
  1. Quartus® Prime プロジェクトを作成します。
  2. Quartus® Prime IP カタログで、 F-Tile Dynamic Reconfiguration Suite (ダイナミック・リコンフィグレーション IP) を見つけます。
  3. ダイナミック・リコンフィグレーション IP インスタンスをターゲットの設定でコンフィグレーションします。
    図 15. F-Tile Dynamic Reconfiguration Suite Intel® FPGA IP のパラメーター・エディター
  4. ダイナミック・リコンフィグレーション IP を生成します。
  5. Quartus® Prime IP カタログで、F-Tile CPRI PHY Multirate Intel® FPGA IP を見つけます。
  6. プロトコル IP インスタンスをターゲットの設定でコンフィグレーションします。
    図 16. F-Tile CPRI PHY Multirate Intel® FPGA IP のパラメーター・エディター
  7. プロトコル IP を生成します。
  8. Quartus® Prime IP カタログで、F-Tile Ethernet Multirate Intel® FPGA IP を見つけます。
  9. プロトコル IP インスタンスをターゲットの設定でコンフィグレーションします。
    図 17. F-Tile Ethernet Multirate Intel® FPGA IP のパラメーター・エディター
  10. プロトコル IP を生成します。
  11. Quartus® Prime IP カタログで、F-Tile Reference and System PLL Clocks Intel® FPGA IP を見つけます。
  12. プロトコル IP インスタンスをターゲットの設定でコンフィグレーションします。
    図 18. F-Tile Reference and System PLL Clocks Intel® FPGA IP のパラメーター・エディター
  13. プロトコル IP を生成します。
  14. RTL ですべての IP をインスタンス化します。
    図 19. DR コントローラーとマルチレート IP 間の接続
  15. 適切な .qsf 割り当てを行います。
    set_instance_assignment -name IP_COLOCATE F_TILE \
-from dr_ctrl_inst_1|dr_f_0 -to my_mr_eth_inst_1|eth_f_dr_0 -entity dr_mr_eth_mr_cpri_same_ux

set_instance_assignment -name IP_COLOCATE F_TILE \
-from dr_ctrl_inst_1|dr_f_0 -to my_mr_cpri_inst_1|cpriphy_mr_f_0 -entity dr_mr_eth_mr_cpri_same_ux

set_global_assignment -name IP_RECONFIG_GROUP_TYPE "RG_P:EXCLUSIVE:CLK_MASTER" \
-entity dr_mr_eth_mr_cpri_same_ux

set_instance_assignment -name IP_RECONFIG_GROUP_PARENT RG_P:my_mr_eth_inst_1|eth_f_dr_0/RG_A \
-entity dr_mr_eth_mr_cpri_same_ux

set_instance_assignment -name IP_RECONFIG_GROUP_PARENT RG_P:my_mr_cpri_inst_1|cpriphy_mr_f_0/RG_A \
-entity dr_mr_eth_mr_cpri_same_ux

set_instance_assignment -name IP_RECONFIG_GROUP_STARTUP_INSTANCE OFF \
-to my_mr_eth_inst_1|eth_f_dr_0 -entity dr_mr_eth_mr_cpri_same_ux
  16. プロジェクトがコンパイルされると、 Quartus® Prime 開発ソフトウェアは、新しいトップ・プロジェクト・ファイルと、デザインに必要なその他の付随ファイルを生成します (デルタ・プログラミング・シーケンスを含む .mif ファイルなど)。
レベル 2 の表題