F-Tile Dynamic Reconfiguration Suite Intel® FPGA IP ユーザーガイド

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ID 711009
日付 9/30/2024
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ドキュメント目次
ドキュメント目次 x
1. F-Tile Dynamic Reconfiguration Suite コアについて 2. インターフェイスの概要 3. パラメーター 4. IP コアを使用しての設計 5. ブロックの説明 6. コンフィグレーション・レジスター 7. F-Tile Dynamic Reconfiguration Suite Intel FPGA IP ユーザーガイドのアーカイブ 8. F-Tile Dynamic Reconfiguration Suite ユーザーガイド改訂履歴
1. F-Tile Dynamic Reconfiguration Suite コアについて x
1.1. 機能 1.2. デザインの考慮事項 1.3. デバイスファミリーのサポート 1.4. リソース使用率 1.5. リリース情報
2. インターフェイスの概要 x
2.1. クロック信号 2.2. リセット 2.3. Avalon® Memory-Mapped インターフェイス 2.4. コントロールおよびステータス・インターフェイス
4. IP コアを使用しての設計 x
4.1. ダイナミック・リコンフィグレーション・デザインとコンフィグレーション・プロファイルの生成 4.2. ダイナミック・リコンフィグレーションの QSF 設定 4.3. QSF で駆動されるフローを使用するダイナミック・リコンフィグレーション 4.4. ダイナミック・リコンフィグレーションの規則 4.5. ハードウェアの状態とコンフィグレーション・プロファイル 4.6. Nios® ベースのダイナミック・リコンフィグレーション・フロー 4.7. Tile Assignment Editor の使用 4.8. ダイナミック・リコンフィグレーション・グループの配置の視覚化 4.9. IP_COLOCATE 階層の割り当て 4.10. 例: マルチレート IP フローを使用するダイナミック・リコンフィグレーション 4.11. 例: ダイナミック・リコンフィグレーションのプログラミング・シーケンス 4.12. ダイナミック・リコンフィグレーション・エラーの回復処理 4.13. プロファイル番号の特定 4.14. マスター・クロック・チャネル 4.15. IP_RECONFIG_GROUP_PARENT QSF 割り当ての使用 4.16. IP コアのシミュレーション
4.6. Nios® ベースのダイナミック・リコンフィグレーション・フロー x
4.6.1. Nios® データ・メモリー・サイズの選択
4.7. Tile Assignment Editor の使用 x
4.7.1. QSF 割り当ての作成 4.7.2. IP_Colocate QSF 割り当ての生成
4.14. マスター・クロック・チャネル x
4.14.1. マスター・クロック・チャネルの選択
5. ブロックの説明 x
5.1. クロック 5.2. リセット 5.3. フラクチャー化を実現するスタックのクロック
6. コンフィグレーション・レジスター x
6.1. Dynamic Reconfiguration New Trigger 6.2. Dynamic Reconfiguration Next Profile 0 6.3. Dynamic Reconfiguration Next Profile 1 6.4. Dynamic Reconfiguration Next Profile 2 6.5. Dynamic Reconfiguration Next Profile 3 6.6. Dynamic Reconfiguration Next Profile 4 6.7. Dynamic Reconfiguration Next Profile 5 6.8. Dynamic Reconfiguration Next Profile 6 6.9. Dynamic Reconfiguration Next Profile 7 6.10. Dynamic Reconfiguration Next Profile 8 6.11. Dynamic Reconfiguration Next Profile 9 6.12. Dynamic Reconfiguration Next Profile 10 6.13. Dynamic Reconfiguration Next Profile 11 6.14. Dynamic Reconfiguration Next Profile 12 6.15. Dynamic Reconfiguration Next Profile 13 6.16. Dynamic Reconfiguration Next Profile 14 6.17. Dynamic Reconfiguration Next Profile 15 6.18. Dynamic Reconfiguration Next Profile 16 6.19. Dynamic Reconfiguration Next Profile 17 6.20. Dynamic Reconfiguration Next Profile 18 6.21. Dynamic Reconfiguration Next Profile 19 6.22. Dynamic Reconfiguration Avalon MM Timeout 6.23. Dynamic Reconfiguration TX Channel Reconfiguration 6.24. Dynamic Reconfiguration RX Channel Reconfiguration 6.25. Dynamic Reconfiguration TX Channel in Reset Acknowledgment 6.26. Dynamic Reconfiguration TX Channel out of Reset 6.27. Dynamic Reconfiguration TX Channel Reset Control Init Status 6.28. Dynamic Reconfiguration TX Channel Source Alarm 6.29. Dynamic Reconfiguration RX Channel in Reset Acknowledgment 6.30. Dynamic Reconfiguration RX Channel out of Reset 6.31. Dynamic Reconfiguration RX Channel Reset Control Init Status 6.32. Dynamic Reconfiguration RX Channel Source Alarm 6.33. Dynamic Reconfiguration Local Error Status
1. F-Tile Dynamic Reconfiguration Suite コアについて
2. インターフェイスの概要
3. パラメーター
4. IP コアを使用しての設計
5. ブロックの説明
6. コンフィグレーション・レジスター
7. F-Tile Dynamic Reconfiguration Suite Intel FPGA IP ユーザーガイドのアーカイブ
8. F-Tile Dynamic Reconfiguration Suite ユーザーガイド改訂履歴

4.3. QSF で駆動されるフローを使用するダイナミック・リコンフィグレーション

このデザイン例では、50G Ethernet Multirate IP コア、25G CPRI Multirate IP コア、および 100G Direct PHY IP で構成されるリコンフィグレーション・グループについて説明します。

Reconfiguration Controller Suite IP、System Clock IP、および上記 3 つのプロトコル IP のインスタンスで構成されるこのデザインには、適切な RTL 接続に加えて、次に示す .qsf 割り当てが必要です。
  • すべての IP に対して、ダイナミック・リコンフィグレーション・グループを作成します (マルチレート IP を含む)。
    set_global_assignment -name IP_RECONFIG_GROUP_TYPE RG_TEST_GP:EXCLUSIVE:CLK_MASTER
set_instance_assignment -name IP_RECONFIG_GROUP RG_TEST_GP -to my_dphy_inst_1|dphy_f_dr_0  

# Derive MR IP group name from QIP file and hpath of every instance to construct child DR group name
set_instance_assignment -name IP_RECONFIG_GROUP_PARENT RG_TEST_GP:my_mr_eth_inst_2|eth_f_dr_0/RG_A  
set_instance_assignment -name IP_RECONFIG_GROUP_PARENT RG_TEST_GP:my_mr_cpri_inst_3|cpriphy_mr_f_0/RG_A
  • ダイナミック・リコンフィグレーション・グループにスタートアップ・インスタンスを指定します。
    set_instance_assignment -name IP_RECONFIG_GROUP_STARTUP_INSTANCE OFF \
–to my_mr_eth_inst_2|eth_f_dr_0|U_base_profile|eth_f_0

set_instance_assignment -name IP_RECONFIG_GROUP_STARTUP_INSTANCE OFF \
–to my_mr_cpri_inst_3|cpriphy_mr_f_0|profile_0|cpriphy_ftile_0

set_instance_assignment -name IP_RECONFIG_GROUP_STARTUP_INSTANCE ON \
–to my_dphy_inst_1|dphy_f_dr_0 |profile_0|dphy_ftile_0
  • ダイナミック・リコンフィグレーション・グループの各メンバー IP をリコンフィグレーション・コントローラーに結び付けます。
    set_instance_assignment -name IP_COLOCATE F_TILE \
-from dr_ctrl_inst_1|dr_f_0 -to my_dphy_inst_1|dphy_f_dr_0

set_instance_assignment -name IP_COLOCATE F_TILE \
-from dr_ctrl_inst_1|dr_f_0 -to my_mr_eth_inst_2|eth_f_dr_0 

set_instance_assignment -name IP_COLOCATE F_TILE \
-from dr_ctrl_inst_1|dr_f_0 -to my_mr_cpri_inst_3|cpriphy_mr_f_0
QSF 割り当てを使用して、プロトコル IP の PMA アナログ・パラメーターをプロファイルごとに変更することもできます。次の割り当て例では、2 レーン DPHY MRIP バリアントに 2 つのプロファイルがある場合を示しています。 
set_instance_assignment -name HSSI_PARAMETER "vsr_mode=VSR_MODE_DISABLE" -to q1_inst|dut|directphy_f_dr_0|U_base_profile|directphy_f_0|dphy_hip_inst|
persystem[0].perxcvr[1].fgt.rx_ux.x_bb_f_ux_rx -entity dphy_f_dr_intc_top

set_instance_assignment -name HSSI_PARAMETER "vsr_mode=VSR_MODE_DISABLE" -to 
q1_inst|dut|directphy_f_dr_0|U_base_profile|directphy_f_0|dphy_hip_inst|
persystem[0].perxcvr[0].fgt.rx_ux.x_bb_f_ux_rx -entity dphy_f_dr_intc_top

set_instance_assignment -name HSSI_PARAMETER "vsr_mode=VSR_MODE_HIGH_LOSS" -to 
q1_inst|dut|directphy_f_dr_0|U_sec_profile1|sec_profile_1|dphy_hip_inst|
persystem[0].perxcvr[0].fgt.rx_ux.x_bb_f_ux_rx -entity dphy_f_dr_intc_top

set_instance_assignment -name HSSI_PARAMETER "vsr_mode=VSR_MODE_HIGH_LOSS" -to 
q1_inst|dut|directphy_f_dr_0|U_sec_profile1|sec_profile_1|dphy_hip_inst|
persystem[0].perxcvr[1].fgt.rx_ux.x_bb_f_ux_rx -entity dphy_f_dr_intc_top

また、プロトコル IP には Analog parameters タブがあり、それを使用してプロファイルごとのアナログ設定を実装することもできます。QSF 割り当ては、プロトコル IP で使用される GUI 設定よりも優先されることに注意してください。

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