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4.1. ダイナミック・リコンフィグレーション・デザインとコンフィグレーション・プロファイルの生成
4.2. ダイナミック・リコンフィグレーションの QSF 設定
4.3. QSF で駆動されるフローを使用するダイナミック・リコンフィグレーション
4.4. ダイナミック・リコンフィグレーションの規則
4.5. ハードウェアの状態とコンフィグレーション・プロファイル
4.6. Nios® ベースのダイナミック・リコンフィグレーション・フロー
4.7. Tile Assignment Editor の使用
4.8. ダイナミック・リコンフィグレーション・グループの配置の視覚化
4.9. IP_COLOCATE 階層の割り当て
4.10. 例: マルチレート IP フローを使用するダイナミック・リコンフィグレーション
4.11. 例: ダイナミック・リコンフィグレーションのプログラミング・シーケンス
4.12. ダイナミック・リコンフィグレーション・エラーの回復処理
4.13. プロファイル番号の特定
4.14. マスター・クロック・チャネル
4.15. IP_RECONFIG_GROUP_PARENT QSF 割り当ての使用
4.16. IP コアのシミュレーション
6.1. Dynamic Reconfiguration New Trigger
6.2. Dynamic Reconfiguration Next Profile 0
6.3. Dynamic Reconfiguration Next Profile 1
6.4. Dynamic Reconfiguration Next Profile 2
6.5. Dynamic Reconfiguration Next Profile 3
6.6. Dynamic Reconfiguration Next Profile 4
6.7. Dynamic Reconfiguration Next Profile 5
6.8. Dynamic Reconfiguration Next Profile 6
6.9. Dynamic Reconfiguration Next Profile 7
6.10. Dynamic Reconfiguration Next Profile 8
6.11. Dynamic Reconfiguration Next Profile 9
6.12. Dynamic Reconfiguration Next Profile 10
6.13. Dynamic Reconfiguration Next Profile 11
6.14. Dynamic Reconfiguration Next Profile 12
6.15. Dynamic Reconfiguration Next Profile 13
6.16. Dynamic Reconfiguration Next Profile 14
6.17. Dynamic Reconfiguration Next Profile 15
6.18. Dynamic Reconfiguration Next Profile 16
6.19. Dynamic Reconfiguration Next Profile 17
6.20. Dynamic Reconfiguration Next Profile 18
6.21. Dynamic Reconfiguration Next Profile 19
6.22. Dynamic Reconfiguration Avalon MM Timeout
6.23. Dynamic Reconfiguration TX Channel Reconfiguration
6.24. Dynamic Reconfiguration RX Channel Reconfiguration
6.25. Dynamic Reconfiguration TX Channel in Reset Acknowledgment
6.26. Dynamic Reconfiguration TX Channel out of Reset
6.27. Dynamic Reconfiguration TX Channel Reset Control Init Status
6.28. Dynamic Reconfiguration TX Channel Source Alarm
6.29. Dynamic Reconfiguration RX Channel in Reset Acknowledgment
6.30. Dynamic Reconfiguration RX Channel out of Reset
6.31. Dynamic Reconfiguration RX Channel Reset Control Init Status
6.32. Dynamic Reconfiguration RX Channel Source Alarm
6.33. Dynamic Reconfiguration Local Error Status
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4.14. マスター・クロック・チャネル
F タイルのダイナミック・リコンフィグレーションでは、IP が System PLL Clocking モードになっている必要があります。ダイナミック・リコンフィグレーション・グループ内のすべてのダイナミック・リコンフィグレーション・プロファイルで、同じシステム PLL クロック周波数値を使用する必要があります。
System PLL Clocking モードで動作している際に、F タイルの IP は、F タイルから pld_pcs_tx_clk_out1_dcm (双方向および TX 単方向) または pld_pcs_rx_clk_out1_dcm (RX 単方向) を介してデータパスクロックを供給するように標準化されます。ソフト IP データパスには、 System PLL DIV2 クロックが供給されることが想定されています。
ダイナミック・リコンフィグレーションでは、 インテル® Quartus Support Logic Generation により System PLL DIV2 クロックをソフト IP データパスに接続し、それを F タイルに供給します。
オプションで、System PLL DIV2 クロックソースを使用するのではなく、マスター・クロック・チャネルを QSF 割り当てを介して指定することができます。マスター・クロック・チャネルを選択する際は、それが安定していることを確認します。そうしないと、ダイナミック・リコンフィグレーション時にプロトコル IP の動作が中断する可能性があります。マスター・クロック・チャネルが QSF 割り当てで指定されていない場合、Quartus Support Logic Generation では、対応する System PLL DIV2 ポートからマスタークロックを自動的に供給します。
マスター・クロック・チャネルの選択に使用される .qsf 割り当ては次のとおりです。
set_instance_assignment -name IP_RECONFIG_GROUP_MASTER_CLOCK_CHANNEL -to <bb_instance_hpath> <clock-port-name>
次のクロックポート名を使用することができます。
- 双方向および TX 単方向モードの場合: PLD_PCS_TX_CLK_OUT1_DCM
- RX 単方向モードの場合: PLD_PCS_RX_CLK_OUT1_DCM