Interlakenチャネル・インターフェイスのパフォーマンス例

AN 766: インテル® Stratix® 10デバイス高速信号インターフェイス・レイアウトのデザイン・ガイドライン

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ID 683132

日付 3/12/2019

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この例にあるチャネルのデザインは、TYCO Interlakenコネクターを使用したInterlakenインターフェイス用です。上記のボードレイアウトに関する推奨事項は、このチャネルデザインで使用します。このデザイン例は、インテル® Arria® 10デバイス開発キットで実装します。

TXチャネルがこの3D HFSSシミュレーション用に選択されています。TXチャネルのレイヤー26での配線には、レイヤー27までバックドリルを使用します。PCB配線の合計は、角の丸いストリップライン配線を使用した場合、約3.94インチです。

図 105. Interlakenチャネル例のスタックアップ・レイヤーおよび材料データチャネル例の仕様は次のとおりです。

図 106. シミュレーション用Interlaken TXチャネル

次の図で示すのは、FPGA BGA/ボールから最上位レイヤーのInterlakenコネクター信号パッドまでのホストPCB TXチャネルのパフォーマンスです。

図 107. ホストPCBのみでの差動挿入損失結果にはInterlakenコネクターは含まれません。

図 108. PCB上のInterlaken コネクターパッドからの差動リターン損失結果にはInterlakenコネクターは含まれません。

挿入損失は、電気的仕様の章に記載されている仕様を下回っています。この仕様で指定しているホストPCBの挿入損失は7 dB未満です。

図 109. Arria 10デバイス開発キットのさまざまなTX Interlakenチャネルの差動測定TDRパフォーマンスこの結果で示しているのは、さまざまなTXチャネルのPCBトレース・インピーダンスとコネクター・ファンアウト領域のみに焦点を合わせたパフォーマンスです。