AN 766: インテル® Stratix® 10デバイス 高速信号インターフェイス・レイアウトのデザイン・ガイドライン

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ID 683132
日付 3/12/2019
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ドキュメント目次
ドキュメント目次 x
AN 766: インテル® Stratix® 10デバイス 高速信号インターフェイス・レイアウトのデザイン・ガイドライン
AN 766: インテル® Stratix® 10デバイス 高速信号インターフェイス・レイアウトのデザイン・ガイドライン x
インテル® Stratix® 10デバイスおよびトランシーバー・チャネル PCBスタックアップ選択のガイドライン 高速信号PCB配線に関する推奨事項 FPGAファンアウト領域のデザイン CFP2/CFP4コネクター・ボード・レイアウトのデザイン・ガイドライン QSFP+/zSFP/QSFP28コネクター・ボード・レイアウトのデザイン・ガイドライン SMA 2.4 mmレイアウトのデザイン・ガイドライン Tyco/Amphenol Interlakenコネクターのデザイン・ガイドライン 電気的仕様 AN 766: インテル® Stratix® 10デバイス 高速信号インターフェイス・レイアウトのデザイン・ガイドライン 文書改訂履歴
FPGAファンアウト領域のデザイン x
信号ブレークアウトに関する推奨事項 FPGAファンアウト領域の配線に関する推奨事項 AC結合キャパシターのレイアウトおよび最適化のガイドライン
信号ブレークアウトに関する推奨事項 x
オプション1 : ビアインパッド・トポロジー オプション2：BGAパッド・トポロジーでのGNDカットアウトを備えたドッグボーン オプション3 : マイクロビア・トポロジー ファンアウト・コンフィグレーションでのBGAパッド直下のGNDカットアウト BGA直下にGNDカットアウトを備えたドッグボーンとビアインパッド・コンフィグレーションの比較 BGAボイド領域でのトレース形状配線 (ティア・ドロップ・コンフィグレーション)
FPGAファンアウト領域の配線に関する推奨事項 x
従来と推奨のブレークアウト配線トポロジーの比較
従来と推奨のブレークアウト配線トポロジーの比較 x
ブレークアウト直後のスキューマッチングによる従来のジョグアウト配線 挿入損失に対するビアの高さとビアのアンチパッドの影響
AC結合キャパシターのレイアウトおよび最適化のガイドライン x
0201 ACキャパシター 0402 ACキャパシター PCB ACキャパシター配置レイアウトに関する推奨事項
0201 ACキャパシター x
アンチパッド半径の掃引 キャパシター直下の1番目のGNDプレーンのみでのボイド幅の掃引
0402 ACキャパシター x
アンチパッド半径の掃引 キャパシター直下の1番目のGNDプレーンのみでのボイド幅の掃引 0201 ACキャパシターへのトレース・リファレンスの追加 0402 ACキャパシターへのトレース・リファレンスの追加
PCB ACキャパシター配置レイアウトに関する推奨事項 x
ACキャパシターのコンフィグレーションでの回避事項
CFP2/CFP4コネクター・ボード・レイアウトのデザイン・ガイドライン x
CFP2ホストコネクター、モジュール・アセンブリー、およびピン配置 CFP4ホストコネクター、モジュール・アセンブリー、およびピン配置 CFP2/CFP4コネクターの推奨PCBデザイン・ガイドライン CFP4のデザイン例および最適化パフォーマンス
CFP4のデザイン例および最適化パフォーマンス x
CFP4コネクターレイアウト : 信号ビア、トレース配線の影響、および最適化 CFP4コネクター領域での2つの異なるブレークアウト配線 CFP4コネクタ―配線トポロジーのデザイン例 完全なCFP4チャネル解析のデザイン例 (コネクターを除く) CFP2コネクターエリアのレイアウト
QSFP+/zSFP/QSFP28コネクター・ボード・レイアウトのデザイン・ガイドライン x
QSFP+ モジュールのアセンブリーおよびピン配置 QSFP+/zQSFP/QSFP28チャネルの推奨PCBデザイン・ガイドライン 推奨されるQSFP+ 信号配線 QSFP28デザイン例およびパフォーマンスの最適化
SMA 2.4 mmレイアウトのデザイン・ガイドライン x
SMA 2.4 mm Molex® コネクター・アセンブリー 2.4 mmコネクターを使用したチャネル向けPCBデザイン・ガイドライン 2.4 mmデザイン例のパフォーマンス
2.4 mmコネクターを使用したチャネル向けPCBデザイン・ガイドライン x
バージョンA SMA 2.4 mmコネクターの推奨PCBレイアウトデザイン バージョンB SMA 2.4 mmコネクターの推奨PCBレイアウトデザイン Option1レイアウトとOption2レイアウトのパフォーマンス比較 その他の2.4 mmコネクター 2.4 mmチャネル仕様
Tyco/Amphenol Interlakenコネクターのデザイン・ガイドライン x
コネクター信号とピン割り当て
コネクター信号とピン割り当て x
25 Gbps + Interlakenインターフェイス ・コネクターを持つチャネルの PCBデザイン・ガイドラインに関する推奨事項 Interlakenチャネル・インターフェイスのパフォーマンス例
電気的仕様 x
CFP2/CFP4/QSFP+/QSFP28/zQSFP/SMA 2.4 mmのCEI 28超短距離 (VSR) 仕様 Interlakenインターフェイス仕様
AN 766: インテル® Stratix® 10デバイス 高速信号インターフェイス・レイアウトのデザイン・ガイドライン

PCBスタックアップ選択のガイドライン

PCBレイアウトの高速信号に対して適切なスタックアップを選択するには、次のガイドラインに従ってください。

  • 誘電材料は、損失正接が最も低く、誘電率が小さいものを選択します。例を挙げると、Megtron6 (df<0.002、epsr=3.1) は適切な選択です。
    • Megtron 6N/6GやTachyan 100Gなどの誘電材料は、ベンダーの特性評価後に入手すれば、適切な選択になります。
    • 25+Gデザインで特段の注意が必要なのは、ガラス繊維、誘電体マトリックス、銅などの材料の詳細です。信号は、データレートがより高いと、周波数要素がより高くなり、波長は減少します。遷移ガラスパターン、誘電体マトリックス・パターン、銅パターンの変更は、慎重に検討する必要があります。より高いデータレート (より短い信号波長) の場合は、わずかな変化でより多くの不連続性と反射が作成するようです。詳しくは、PCB Dielectric Material Selection and Fiber Weave Effect on High-Speed Channel Routingを参照してください。
  • 高速信号配線の誘電体の高さは、より低いものを選択します。
    • トレース・インピーダンス・ターゲットのトレース幅を小さくする必要があります。トレース幅の大小の選択は、常にトレードオフの関係にあります。幅が広いほど、表皮は浅くなり、挿入損失が少なくなりますが、配線に必要なスペースが増えます。
    • また、PCBが小さくなり、高さによる遷移も小さくなり、インピーダンスのミスマッチが最小になります。
  • すべてのクリティカルな高速信号配線に対して十分なストリップライン・レイヤーを選択します。
    • インテルでは、すべてのクリティカルな高速信号 (15 Gbps以上) にストリップライン配線をお勧めしています。
    • クリティカルでない高速信号 (15 Gbps未満) はすべて、マイクロストリップ・レイヤー上に配線できます。

    • ストリップライン配線では、他のレイヤーとのアイソレーションは最大になります。これは、両側がリファレンス・プレーンである場合です。インテルでは、ストリップライン・レイヤーの信号配線が両方とも垂直である場合以外は、デュアル・ストリップライン配線はお勧めしません。つまり、差動ペアの縦ブロードサイド結合は避ける必要があります。

    • インテルでは、マイクロストリップよりもストリップラインをお勧めします。マイクロストリップ配線を選択した場合、インテルでは、はんだマスクを取り外すことをお勧めしています。
    • ストリップライン配線では、トレース幅を小さくする必要があるため、信号配線用のスペースが増えます。
  • クリティカルな高速信号用のグランド/信号/グランド・スタックアップの組み合わせを選択します。
    • グランド/信号/グランドの組み合わせの選択は、両方のストリップライン・レイヤーの信号配線交差が垂直であり、クロストークをもたらすブロードサイド結合が最小限に抑えられている限り可能です。
  • 電源レールをカバーするのに十分な電源/GNDレイヤーを選択します。

選択したスタックアップ材料に基づく挿入損失の推定

伝送線の損失は、導体損失、誘電損失、表面粗さ損失、表皮深さ損失などさまざまです。次の表で示すのは、誘電率や損失正接などのさまざまな材料です。

表 1.  材料の誘電率と損失正接
材料 εr Tan(δ)
標準FR4 4 0.02
GETEK 3.9 0.01
Isola 370HR 4.17 0.016
Isola FR406 4.29 0.014
Isola FR408 3.70 0.011
Megtron 6 3.4 0.002
Nelco 4000-6 4.12 0.012
Nelco 4000-13 EP 3.7 0.009
Nelco 4000-13 EP SI 3.2 0.008
Rogers 4350B 3.48 0.0037
上記の表中の損失正接は、通常、材料データシートに基づいて1 GHzで測定されています。
注: インテルでは、メーカーの最新のデータシートを参照することをお勧めします。

周波数fでの伝送のみのPCB減衰の平均は、次の式に基づきます。

数式 (1)

上記式において

W = mil単位のトレース幅

f = GHz単位の正弦波周波数、指定データレートのナイキストに相当

Df = 散逸率 (損失正接と同じ)

DK = 誘電率

上記の式は2つの部分に分かれています。最初の部分はトレース損失 (表皮深さを含む)、2番目の部分は誘電損失です。

トレース幅5 milの場合のさまざまな誘電体材料の1インチのトレース長あたりのPCBトレース減衰比較の結果 (20 GHzまで) の図中のグラフで示しているのは、上記の表のさまざまな材料の1インチあたりの平均トレース損失です。このグラフは、W=5 milという仮定に基づいて抽出されています。

図 2. トレース幅5 milの場合のさまざまな誘電体材料の1インチのトレース長あたりのPCBトレース減衰比較の結果 (20 GHzまで)

上記の図から、Megtron 6の28 Gbpsでの1インチあたりの平均損失は0.85 dBです (ナイキストは14 GHz)。一方、Typical FR4では、同じ周波数で約2 dBの損失があります。

銅の厚さは、上記の近似PCB減衰式には含まれていません。銅幅が広いほど、トレース抵抗は小さくなります。

インテルでは、設計者は、トレース幅5 milの場合のさまざまな誘電体材料の1インチのトレース長あたりのPCBトレース減衰比較の結果 (20 GHzまで) の図で得られた損失の平均 +/- 5％の変動を考慮することをお勧めします。これは、 製造会社による材料公差のためです。

平均表面粗さ (約2 µm) は、トレース損失減衰のPCB減衰の近似式に含まれています。損失計算を正確に行うため、インテルでは、設計者が、実際の表面粗さ、銅厚さ、周波数依存の誘電体材料を考慮して、伝送損失の減衰について少なくとも2.5D CAD解析を行うことをお勧めします。

表 2.  Megtron 4、Megtron 6、Tachyon100Gの14 GHzでの1インチあたりのトレースの平均損失
材料 MEG4 MEG6 Tachyon100G
14 GHzでの1インチあたりの平均損失 1.2 dB 0.85 dB 0.8 dB

全体として、MEG6およびTachyon100G材料は、28 Gbpsの高速信号配線に最適なオプションです。

さまざまな織り組成物や材料の誘電損失の考慮事項およびチャネル・パフォーマンスへの影響について詳しくは、PCB Stackup Design Considerations for Altera FPGAsおよびPCB Dielectric Material Selection and Fiber Weave Effect on High-SpeedChannel Routingを参照してください。

関連情報
レベル 2 の表題