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4.4. クロッキング・スキーム
この項では、JESD204B IPコアとトランシーバーのクロッキング・スキームについて説明します。
| クロック信号 | 計算式 | 説明 |
|---|---|---|
| TX/RX Device Clock: pll_ref_clk |
IPコア生成時のPLL選択 | TX Transceiver PLLまたはRX CDRによって使用されるPLLリファレンス・クロック。 これは、PLL Intel® FPGA IPコア (Arria V、 Cyclone® V、または Stratix® Vデバイスの場合) またはIOPLL Intel® FPGA IPコア (インテルArria 10、インテルCyclone 10 GX、およびインテルStratix 10デバイスの場合) への推奨リファレンス・クロックでもあります。 |
| TX/RX Link Clock: txlink_clk rxlink_clk |
データレート/40 | JESD204B IPコアのタイミング・リファレンス。リンククロックはデータレート/40で動作します。これは、IPコアが8B/10Bエンコーディング後に32ビットのデータ・バス・アーキテクチャーで動作するためです。 Subclass 1の場合、リンククロックのレイテンシー変動の半分を回避するには、デバイスクロックをリンククロックと同じ周波数で供給する必要があります。 デザイン例のJESD204Bトランスポート層では、リンククロックとフレームクロックの両方が同期している必要があります。 |
| TX/RX Frame Clock (デザイン例): txframe_clk rxframe_clk |
データレート/(10 × F) | JESD204B仕様に準拠したフレームクロック。このクロックは、JESD204Bトランスポート層、およびPRBSジェネレーター/チェッカーなどのフレームクロックで動作するその他のアップストリーム・デバイス、またはフレームクロックと同じレートで動作するデータ処理ブロックに適用できます。 デザイン例のJESD204Bトランスポート層は、FRAMECLK_DIVパラメーターを使用して、ハーフレートまたはクォーターレートでのフレームクロックの実行もサポートします。JESD204Bトランスポート層では、リンククロックとフレームクロックの両方が同期している必要があります。詳細については、それぞれのJESD204B Intel® FPGA IPデザイン例ユーザーガイドで、F1/ F2_FRAMECLK_DIVパラメーターの説明とフレームクロックとの関係を参照してください。 |
| TX/RX Transceiver Serial ClockおよびParallel Clock | IPコア生成時のデータレートから内部的に導出 | シリアルクロックは、シリアル化されたデータをストリーミングするためのビットクロックです。トランシーバーPLLはこのクロックを供給し、トランシーバーの内部にあります。 パラレルクロックは、PHY内のトランスミッターPMAおよびPCS用です。このクロックはトランシーバーの内部にあり、JESD204B IPコアでは公開されません。 Arria® V、 Cyclone® V、および Stratix® Vデバイスの場合、トランシーバーPLLがJESD204B IPコアのPHY内にカプセル化されているため、これらのクロックは内部で生成されます。 インテル® Arria® 10、インテルCyclone 10 GX、およびインテルStratix 10 LタイルおよびHタイルデバイスの場合、データレートに基づいてトランシーバーPLLを生成し、シリアルおよびパラレルクロックを接続する必要があります。トランシーバーPLL設定には、中帯域幅を選択することをお勧めします。これらのクロックは、 インテル® Arria® 10、インテルCyclone 10 GX、およびインテルStratix 10 LタイルおよびHタイルデバイスでは *serial_clk および *bonding_clock と呼ばれます。詳細については、それぞれのトランシーバーPHY IPコア・ユーザーガイドを参照してください。 |
| TX/RX PHY Clock: txphy_clk rxphy_clk |
データレート/40 (PMA DirectモードのArria V GT/STを除くすべてのデバイス) データレート/80 (PMA DirectモードのArria V GT/STデバイスの場合) |
TXパスのトランシーバー・パラレル・クロックから生成されたPHYクロック、またはRXパスのCDRから生成されたリカバリークロック。 このクロックの用途は限られています。PMA Directモードが選択されている場合は、このクロックを使用しないでください。このクロックは、JESD204BコンフィグレーションがF=4で、コアがSubclass 0モードで動作している場合にのみ使用してください。このクロックは、txlink_clk および txframe_clk、または rxlink_clk および rxframe_clk の両方の入力として使用できます。 Hard PCSまたはSoft PCSモードをイネーブルするようにPCSオプションを設定すると、txphy_clk はトランシーバーの tx_std_clkout 信号に接続され、rxphy_clk は rx_std_clkout 信号に接続されます。これらは、PCSおよびFPGAファブリック・インターフェイスのクロックラインです。PMA Directモードをイネーブルすると (Arria V GT/STのみ)、txphy_clk はトランシーバーの tx_pma_clkout 信号に接続され、rxphy_clk は rx_pma_clkout 信号に接続されます。これらは、PMAおよびPCSインターフェイスのクロックラインです。 |
| TX/RX AVS Clock: jesd204_tx_avs_clk jesd204_rx_avs_clk |
75–125 MHz | Avalon® メモリーマップド・インターフェイスを介したJESD204B IPコアCSRのコンフィグレーション・クロックです。 |
| Transceiver Management Clock: reconfig_clk |
100 MHz–125 MHz (インテルArria 10) 100 MHz–125 MHz (インテルCyclone 10 GX) 100 MHz-150 MHz (インテルStratix 10) |
Avalon® メモリーマップド・インターフェイスを介したトランシーバーCSRのコンフィグレーション・クロック。このクロックは、トランシーバーのダイナミック・リコンフィグレーション・オプションがイネーブルになっている場合にのみエクスポートされます。 このクロックは、インテルArria 10、インテルCyclone 10 GX、およびインテルStratix 10デバイスにのみ適用されます。 |