JESD204B Intel® FPGA IPユーザーガイド

ID 683442
日付 8/18/2022
Public
ドキュメント目次

4.6.1. トランスミッター信号

図 24. トランスミッターの信号図Lはレーン数です。
表 25.  トランスミッター信号
信号 入力/出力 説明
Clocks and Resets
pll_ref_clk

1

入力

トランシーバー・リファレンス・クロック信号。リファレンス・クロックの選択は、FPGAデバイスファミリーとデータレートによって異なります。

この信号は、 Arria® V Cyclone® V、および Stratix® Vデバイスにのみ適用されます。

txlink_clk

1

入力

TXリンククロック信号。このクロックは、TXデータレートを40で割った値に等しくなります。

Subclass 1の場合、txphy_clk 信号の出力を txlink_clk 信号として使用することはできません。SYSREF を正しくサンプリングするには、コアPLLが txlink_clk 信号を提供し、通常の動作モードとしてコンフィグレーションする必要があります。

txlink_rst_n_reset_n

1

入力

TXリンククロック信号のリセット。このリセットはアクティブLow信号です。

txphy_clk[]

L

出力

Hard PCSまたはSoft PCSモードのPCSオプション付きTXトランシーバーのTXパラレルクロック出力。このクロックの周波数は txlink_clk 信号と同じです。PMA DirectモードのPCSオプションの場合、このクロックは txlink_clk 信号の半分の周波数です。

Subclass 0動作モードで txlink_clk 信号と txframe_clk 信号が同じ周波数で動作している場合、このクロックはユーザーのオプションポートとして出力されます。

tx_digitalreset[] 30

L

入力

トランシーバーPCSブロックのリセット。このリセットはアクティブHigh信号です。

注: この信号は、インテルAgilexおよび インテル® Stratix® 10 Eタイルデバイスには適用されません。
tx_digitalreset_stat[] L 出力 トランシーバー・リセット・コントローラーに接続されたTX PCSデジタル・リセット・ステータス・ポート。この信号は、 インテル® Stratix® 10 LタイルおよびHタイルデバイスにのみ適用されます。
tx_analogreset[] 30

L

入力

トランシーバーPMAブロックのリセット。このリセットはアクティブHigh信号です。

注: この信号は、インテルAgilexおよび インテル® Stratix® 10 Eタイルデバイスには適用されません。
tx_analogreset_stat[] L 出力 トランシーバー・リセット・コントローラーに接続されたTX PMAアナログ・リセット・ステータス・ポート。
注: この信号は、インテルStratix 10 LタイルおよびHタイルデバイスにのみ適用されます。
pll_locked[] 30 L

出力

これは、 Arria® V Cyclone® V、および Stratix® Vデバイスのハード・トランシーバーのPLLロック出力信号です。この信号は、TXトランシーバーPLLがロックされていることを示すためにアサートされます。
入力 これは、インテルArria 10、インテルCyclone 10 GX、および インテル® Stratix® 10デバイスの入力信号です。
注: この信号は、インテルAgilexおよび インテル® Stratix® 10 Eタイルデバイスには適用されません。
tx_cal_busy[] 30

L

出力

TXキャリブレーション進行中の信号。この信号は、TXトランシーバーのキャリブレーションが進行中であることを示すためにアサートされます。

注: この信号は、インテルAgilexおよび インテル® Stratix® 10 Eタイルデバイスには適用されません。
pll_powerdown[] 30
  • ボンティング・モード = 「xN」 の場合は1
  • ボンティング・モード = feedback_compensationの場合はL

入力

TXトランシーバーPLLパワーダウン信号。

この信号は、 Arria® V Cyclone® V、および Stratix® Vデバイスにのみ適用されます。

tx_bonding_clocks

(Single Channel)

tx_bonding_clocks_ch<0..L-1>[]

(Multiple Channels)

6

入力

トランシーバーPLLボンディング・クロック。トランシーバーPLL生成は、これらのクロックを提供します。

この信号は、インテルArria 10、インテルCyclone 10 GX、および インテル® Stratix® 10 LタイルおよびHタイルデバイスのBondedモードを選択した場合にのみ使用できます。

注: この信号は、インテルAgilexおよび インテル® Stratix® 10 Eタイルデバイスには適用されません。
tx_serial_clk0

(Single Channel)

tx_serial_clk0_ch<0..L-1>

(Multiple Channels)

1

入力

トランシーバーPLLシリアルクロック。これは、PMAのシリアライザー・クロックです。トランシーバーPLL生成は、これらのクロックを提供します。

この信号は、インテルArria 10、インテルCyclone 10 GX、および インテル® Stratix® 10 LタイルおよびHタイルデバイスでNon-bondedモードを選択した場合にのみ使用できます。

注: この信号は、インテルAgilexおよび インテル® Stratix® 10 Eタイルデバイスには適用されません。

信号

入力/出力

説明

Transceiver Interface
tx_serial_data[]

L

出力

差動高速シリアル出力データ。クロックは、シリアル・データ・ストリームにエンベデッドされます。

tx_serial_data_n

L

出力

差動高速シリアル出力データ。クロックは、シリアル・データ・ストリームにエンベデッドされます。適切なコンパイルのために、トップレベルのピンアウトでこの信号を接続する必要はありません。

注: この信号は、 インテル® Agilex™ および インテル® Stratix® 10 Eタイルデバイスにのみ適用されます。
reconfig_to_xcvr[]
  • ボンティング・モード = 「xN」の場合は (L+1)*70
  • ボンティング・モード = フィードバック補償の場合、L*140

入力

Transceiver Reconfiguration Controller IPコアからPHYデバイスへのリコンフィグレーション信号。

この信号は、 Arria® V Cyclone® V、および Stratix® Vデバイスにのみ適用されます。

ランタイム・リコンフィグレーションがイネーブルかディスエーブルかに関係なく、これらの信号をTransceiver Reconfiguration Controller IPコアに接続する必要があります。Transceiver Reconfiguration Controller IPコアでは、トランシーバーのパワーアップ時にさまざまなキャリブレーション機能もサポートします。

reconfig_from_xcvr[]
  • ボンティング・モード = 「xN」の場合は (L+1)*46
  • ボンティング・モード = フィードバック補償の場合はL*92

出力

Transceiver Reconfiguration Controller IPコアへのリコンフィグレーション信号。

この信号は、 Arria® V Cyclone® V、および Stratix® Vデバイスにのみ適用されます。

ランタイム・リコンフィグレーションがイネーブルかディスエーブルかに関係なく、これらの信号をTransceiver Reconfiguration Controller IPコアに接続する必要があります。Transceiver Reconfiguration Controller IPコアでは、トランシーバーのパワーアップ時にさまざまなキャリブレーション機能もサポートします。

reconfig_clk

reconfig_clk[]

reconfig_clk_ch<0..L-1>

  • Share Reconfiguration Interface = オンの場合は1
  • Share Reconfiguration Interface = オフで、Provide Separate Reconfiguration Interface for Each Channel = オフの場合はL
  • Share Reconfiguration Interface = オフ、Provide Separate Reconfiguration Interface for Each Channel = オンの場合、チャネルポートごとに1ビット

入力

Avalon® メモリーマップドのクロック入力。周波数の範囲は100–125 MHzです。

この信号は、インテルArria 10、インテルCyclone 10 GX、および インテル® Stratix® 10デバイスのダイナミック・リコンフィグレーションをイネーブルした場合にのみ使用可能です。

reconfig_reset

reconfig_reset[]

reconfig_reset_ch<0..L-1>

  • Share Reconfiguration Interface = オンの場合は1
  • Share Reconfiguration Interface = オフで、Provide Separate Reconfiguration Interface for Each Channel = オフの場合はL
  • Share Reconfiguration Interface = オフ、Provide Separate Reconfiguration Interface for Each Channel = オンの場合、チャネルポートごとに1ビット

入力

Transceiver Reconfiguration Controller IPコアのリセット信号。この信号はアクティブHighで、レベル・センシティブです。

この信号は、インテルArria 10、インテルCyclone 10 GX、および インテル® Stratix® 10デバイスのダイナミック・リコンフィグレーションをイネーブルした場合にのみ使用可能です。

reconfig_avmm_address[]

reconfig_avmm_address_ch<0..L-1>[]

インテル® Arria® 10では、

  • Share Reconfiguration Interface = オンの場合、log2L*1024
  • Share Reconfiguration Interface = オフで、Provide Separate Reconfiguration Interface for Each Channel = オフの場合、10*L
  • Share Reconfiguration Interface = オフで、Provide Separate Reconfiguration Interface for Each Channel = オンの場合、チャネルポートあたり10ビット

インテル® Stratix® 10では、

  • Share Reconfiguration Interface = オンの場合はlog2L*2048
  • Share Reconfiguration Interface = オフで、Provide Separate Reconfiguration Interface for Each Channel = オフの場合、11*L
  • Share Reconfiguration Interface = オフで、Provide Separate Reconfiguration Interface for Each Channel = オンの場合、チャネルポートあたり11ビット

入力

Avalon® メモリーマップ・アドレス。

この信号は、インテルArria 10、インテルCyclone 10 GX、および インテル® Stratix® 10デバイスのダイナミック・リコンフィグレーションをイネーブルした場合にのみ使用可能です。

reconfig_avmm_writedata[]

reconfig_avmm_writedata_ch<0..L-1>[]

インテル® Agilex™ および インテル® Stratix® 10 Eタイルを除くすべてのデバイスでは、

  • Share Reconfiguration Interface = オンの場合は32
  • Share Reconfiguration Interface = オフで、Provide Separate Reconfiguration Interface for Each Channel = オフの場合、32*L
  • Share Reconfiguration Interface = オフで、Provide Separate Reconfiguration Interface for Each Channel = オンの場合、チャネルポートあたり32ビット

インテル® Stratix® 10 Eタイルデバイスでは、

  • Share Reconfiguration Interface = オンの場合は8
  • Share Reconfiguration Interface = オフで、Provide Separate Reconfiguration Interface for Each Channel = オフの場合、8*L
  • Share Reconfiguration Interface = オフで、Provide Separate Reconfiguration Interface for Each Channel = オンの場合、チャネルポートあたり8ビット

入力

入力データ。

この信号は、インテルArria 10、インテルCyclone 10 GX、および インテル® Stratix® 10デバイスのダイナミック・リコンフィグレーションをイネーブルした場合にのみ使用可能です。

reconfig_avmm_readdata[]

reconfig_avmm_readdata_ch<0..L-1>[]

インテル® Agilex™ および インテル® Stratix® 10 Eタイルを除くすべてのデバイスでは、

  • Share Reconfiguration Interface = オンの場合は32
  • Share Reconfiguration Interface = オフで、Provide Separate Reconfiguration Interface for Each Channel = オフの場合、32*L
  • Share Reconfiguration Interface = オフで、Provide Separate Reconfiguration Interface for Each Channel = オンの場合、チャネルポートあたり32ビット

インテル® Agilex™ および インテル® Stratix® 10 Eタイルデバイスでは、

  • Share Reconfiguration Interface = オンの場合は8
  • Share Reconfiguration Interface = オフで、Provide Separate Reconfiguration Interface for Each Channel = オフの場合、8*L
  • Share Reconfiguration Interface = オフで、Provide Separate Reconfiguration Interface for Each Channel = オンの場合、チャネルポートあたり8ビット

出力

出力データ。

この信号は、インテルArria 10、インテルCyclone 10 GX、および インテル® Stratix® 10デバイスのダイナミック・リコンフィグレーションをイネーブルした場合にのみ使用可能です。

reconfig_avmm_write

reconfig_avmm_write[]

reconfig_avmm_write_ch<0..L-1>

  • Share Reconfiguration Interface = オンの場合は1
  • Share Reconfiguration Interface = オフで、Provide Separate Reconfiguration Interface for Each Channel = オフの場合はL
  • Share Reconfiguration Interface = オフ、Provide Separate Reconfiguration Interface for Each Channel = オンの場合、チャネルポートごとに1ビット

入力

書き込み信号。この信号はアクティブHighです。

この信号は、インテルArria 10、インテルCyclone 10 GX、および インテル® Stratix® 10デバイスのダイナミック・リコンフィグレーションをイネーブルした場合にのみ使用可能です。

reconfig_avmm_read

reconfig_avmm_read[]

reconfig_avmm_read_ch<0..L-1>

  • Share Reconfiguration Interface = オンの場合は1
  • Share Reconfiguration Interface = オフで、Provide Separate Reconfiguration Interface for Each Channel = オフの場合はL
  • Share Reconfiguration Interface = オフ、Provide Separate Reconfiguration Interface for Each Channel = オンの場合、チャネルポートごとに1ビット

入力

読み出し信号。この信号はアクティブHighです。

この信号は、インテルArria 10、インテルCyclone 10 GX、および インテル® Stratix® 10デバイスのダイナミック・リコンフィグレーションをイネーブルした場合にのみ使用可能です。

reconfig_avmm_waitrequest

reconfig_avmm_waitrequest[]

reconfig_avmm_waitrequest_ch<0..L-1>

  • Share Reconfiguration Interface = オンの場合は1
  • Share Reconfiguration Interface = オフで、Provide Separate Reconfiguration Interface for Each Channel = オフの場合はL
  • Share Reconfiguration Interface = オフ、Provide Separate Reconfiguration Interface for Each Channel = オンの場合、チャネルポートごとに1ビット

出力

待機要求信号。

この信号は、インテルArria 10、インテルCyclone 10 GX、および インテル® Stratix® 10デバイスのダイナミック・リコンフィグレーションをイネーブルした場合にのみ使用可能です。

phy_tx_ready L 出力

トランシーバーTXの準備ができていることを示す信号。

注: この信号は、 インテル® Agilex™ および インテル® Stratix® 10 Eタイルデバイスにのみ適用されます。
phy_tx_pma_ready L 出力

トランシーバーTX PMAの準備ができていることを示す信号。この信号は、TXリセットをアサートまたはデアサートする前にアサートする必要があります。

注: この信号は、 インテル® Agilex™ および インテル® Stratix® 10 Eタイルデバイスにのみ適用されます。
phy_tx_rst_n 1 入力

アクティブHighのハードリセット信号。トランシーバーTXインターフェイスをリセットします。

この信号をアサートしても、トランシーバーPMAはリセットされません。 Avalon® メモリーマップ・リコンフィグレーション・インターフェイスを介してPMAをリセットする方法については、Eタイル・トランシーバーPHYユーザーガイドを参照してください。

注: この信号は、 インテル® Agilex™ および インテル® Stratix® 10 Eタイルデバイスにのみ適用されます。

信号

入力/出力

説明

Avalon Streaming Interface
jesd204_tx_link_data[]

L*32

入力

txlink_clk クロックレートで32ビットのユーザーデータを示します。4オクテットは、レーンごとに32ビットのデータ幅にパッキングされます。データ形式はビッグ・エンディアンです。

最初のオクテットはビット[31:24]にあり、その後にビット[23:16]、ビット[15:8]が続き、最後のオクテットはビット[7:0]です。レーン 0のデータは常に下位32ビットデータに配置されます。複数のレーンがインスタンス化されている場合、レーン 1はビット[63:32]にあり、最初のオクテット位置はビット[63:56]にあります。

jesd204_tx_link_valid

1

入力

トランスポート層からのデータが有効か無効かを示します。TXコアの Avalon® ストリーミング・シンク・インターフェイスはバックプレッシャーをかけることができず、jesd204_tx_link_ready 信号がアサートされると、すべてのサイクルでデータが常に有効であると想定されます。

  • 0 - データが無効
  • 1 - データが有効
jesd204_tx_link_ready

1

出力

TXコアの Avalon® ストリーミング・シンク・インターフェイスが、データを受け入れる準備ができていることを示します。 Avalon® ストリーミング・シンク・インターフェイスは、USER_DATAフェーズのJESD204Bリンクステートで、この信号をアサートします。レディー・レイテンシーは0です。

jesd204_tx_frame_ready

1

出力

トランスポート層の Avalon® ストリーミング・シンク・インターフェイスが、データを受け入れる準備ができていることを示します。 Avalon® ストリーミング・シンク・インターフェイスは、ILAS4番目のマルチフレームのJESD204Bリンクステートおよび、USER_DATAフェーズでもこの信号をアサートします。レディー・レイテンシーは0です。

信号

入力/出力

説明

Avalon Memory-Mapped Interface
jesd204_tx_avs_clk

1

入力

Avalon® メモリーマップド・インターフェイスのクロック信号。このクロックは、JESD204B IPコアのすべての機能クロックに対して非同期です。JESD204B IPコアは任意のクロスクロック比を処理できます。そのため、クロック周波数は75 MHzから125 MHzの範囲で使用できます。

jesd204_tx_avs_rst_n

1

入力

このリセットは、jesd204_tx_avs_clk 信号に関連付けられています。このリセットはアクティブLow信号です。このリセット信号は非同期にアサートできますが、jesd204_tx_avs_clk 信号に同期してデアサートする必要があります。この信号をデアサートすると、CPUはCSRをコンフィグレーションできます。

jesd204_tx_avs_chipselect

1

入力

この信号が存在する場合、この信号がアサートされない限り、スレーブポートはすべての Avalon® メモリーマップド信号を無視します。この信号は、読み出しまたは書き込みと組み合わせて使用​​する必要があります。 Avalon® メモリーマップド・バスがチップセレクトをサポートしていない場合は、このポートを1に接続することをお勧めします。

jesd204_tx_avs_address[]

8

入力

Avalon® メモリーマップド・スレーブの場合、相互接続はバイトアドレスをアドレス空間のワードアドレスに変換するため、各スレーブアクセスはデータのワードに対応します。例えば、アドレス = 0はスレーブの最初のワードを選択し、アドレス = 1はスレーブの2番目のワードを選択します。

jesd204_tx_avs_writedata[]

32

入力

書き込み転送用の32ビットデータ。両方の信号が存在する場合、この信号と jesd204_tx_avs_readdata[31:0] 信号の幅は同じである必要があります。

jesd204_tx_avs_read

1

入力

この信号は、読み出し転送を示すためにアサートされます。これはアクティブHigh信号であり、jesd204_tx_avs_readdata[31:0] 信号を使用する必要があります。

jesd204_tx_avs_write

1

入力

この信号は、書き込み転送を示すためにアサートされます。これはアクティブHigh信号であり、jesd204_tx_avs_writedata[31:0] 信号を使用する必要があります。

jesd204_tx_avs_readdata[]

32

出力

読み出し転送に応答して、 Avalon® メモリーマップド・スレーブからマスターに駆動される32ビットデータ。

jesd204_tx_avs_waitrequest

1

出力

この信号は、 Avalon® メモリーマップド・スレーブによってアサートされ、読み出しまたは書き込み要求に応答できないことを示します。JESD204B IPコアは、この信号を0に接続して、アクセスサイクルでデータを返します。

信号

入力/出力

説明

JESD204 Interface
sysref

1

入力

JESD204B Subclass 1実装のSYSREF信号。

Subclass 0およびSubclass 2モードでは、この信号を0に接続します。

sync_n

1

入力

コンバーター・デバイスまたはレシーバーからの SYNC_N を示します。これはアクティブLow信号であり、コンバーター・デバイスからの同期要求またはエラーレポートを示すために0がアサートされます。

同期要求を示すために、コンバーター・デバイスは、少なくとも5フレームと9オクテットの間、この信号をアサートする必要があります。

エラーレポートを示すために、コンバーター・デバイスは、パルスが少なくとも txlink_clk 信号の1サイクルまたは txframe_clk 信号の2サイクル (いずれか周期が長い方) であることを確認する必要があります。

dev_sync_n

1

出力

クリーンな同期要求を示します。これはアクティブLow信号であり、同期要求のみを示すために0がアサートされます。sync_n 信号のエラーレポートは、この信号からマスクされています。この信号は、ソフトウェアによって開始される同期中にもアサートされます。

mdev_sync_n

1

入力

マルチデバイス同期要求を示します。同期信号の結合を外部で行った後に、この信号を介してJESD204B IPコアに入力する必要があります。

  • サブクラス 0の場合 - mdev_sync_n 信号に接続する前に、すべてのマルチポイント・リンクからの dev_sync_n 信号を結合します。
  • サブクラス 1の場合 - 各リンクの mdev_sync_n 信号を dev_sync_n 信号にそれぞれ接続します。

マルチデバイス同期が不要な単一リンクのインスタンスでは、dev_sync_n 信号をこの信号に結び付けます。

somf[] 4 出力

マルチフレームの開始を示します。

  • [3] - jesd204_tx_link_data[31:24] のマルチフレームの開始
  • [2] - jesd204_tx_link_data[23:16] のマルチフレームの開始
  • [1] - jesd204_tx_link_data[15:8] のマルチフレームの開始
  • [0] - jesd204_tx_link_data[7:0] のマルチフレームの開始

信号

入力/出力

説明

CSR
jesd204_tx_frame_error

1

入力

無効なデータによる空のデータストリームを示すオプションの信号。この信号は、トランスポート層からTXコアへのデータ転送中にエラーが発生したことを示すために、Highにアサートされます。

csr_l[]

5

出力

リンクのアクティブなレーンの数を示します。トランスポート層は、この信号をランタイム・パラメーターとして使用できます。

csr_f[]

8

出力

フレームあたりのオクテット数を示します。トランスポート層は、この信号をランタイム・パラメーターとして使用できます。

csr_k[]

5

出力

マルチフレームあたりのフレーム数を示します。トランスポート層は、この信号をランタイム・パラメーターとして使用できます。

csr_m[]

8

出力

リンクのコンバーター数を示します。トランスポート層は、この信号をランタイム・パラメーターとして使用できます。

csr_cs[]

2

出力

サンプルあたりの制御ビット数を示します。トランスポート層は、この信号をランタイム・パラメーターとして使用できます。

csr_n[]

5

出力

コンバーターの解像度を示します。トランスポート層は、この信号をランタイム・パラメーターとして使用できます。

csr_np[]

5

出力

サンプルあたりの合計ビット数を示します。トランスポート層は、この信号をランタイム・パラメーターとして使用できます。

csr_s[]

5

出力

フレームサイクルごとのコンバーターあたりのサンプル数を示します。トランスポート層は、この信号をランタイム・パラメーターとして使用できます。

csr_hd

1

出力

高密度データ形式を示します。トランスポート層は、この信号をランタイム・パラメーターとして使用できます。

csr_cf[]

5

出力

リンクごとのフレームクロック周期あたりのコントロール・ワード数を示します。トランスポート層は、この信号をランタイム・パラメーターとして使用できます。

csr_lane_powerdown[]

L

出力

パワーダウンしているレーンを示します。リンクをコンフィグレーション済みで、アクティブなレーンの数を減らしたい場合は、この信号を設定する必要があります。

信号

入力/出力

説明

Out-of-band (OOB)
jesd204_tx_int

1

出力

JESD204B IPコアの割り込みピン。エラーまたは同期要求が検出されると、割り込みがアサートされます。tx_err_enable レジスターをコンフィグレーションして、割り込みをトリガーできるエラーのタイプを設定します。

信号

入力/出力

説明

Debug or Testing
jesd204_tx_dlb_data[]

L*32

出力

TXからRXへのループバック・テストにおけるDLLからのパラレルデータのオプション信号。31

jesd204_tx_dlb_kchar_data[]

L*4

出力

TXからRXへのループバック・テストにおける各バイトのK文字値を示すオプションの信号。31

csr_tx_testmode[]

4

出力

デザイン例のJESD204B IPコアのテストモードおよびテスト・パターン・ジェネレーターのテストパターンを示します。

注: テスト・パターン・ジェネレーターはデザイン例のコンポーネントであり、JESD204B IPコアの一部ではありません。

レジスターマップの tx_test レジスターを参照してください。

csr_tx_testpattern_a[] 32 出力

短いトランスポート層のテストパターンなど、テスト用の32ビット固定データパターン。TXレジスター user_test_pattern_a (offset 0xD4) を介して、固定データパターンをコンフィグレーションできます。

32
csr_tx_testpattern_b[] 32 出力

短いトランスポート層のテストパターンなど、テスト用の32ビット固定データパターン。TXレジスター user_test_pattern_b (offset 0xD8) を介して、固定データパターンをコンフィグレーションできます。

32
csr_tx_testpattern_c[] 32 出力

短いトランスポート層のテストパターンなど、テスト用の32ビット固定データパターン。TXレジスター user_test_pattern_c (offset 0xDC) を介して、固定データパターンをコンフィグレーションできます。

32
csr_tx_testpattern_d[] 32 出力

短いトランスポート層のテストパターンなど、テスト用の32ビット固定データパターン。TXレジスター user_test_pattern_d (offset 0xE0) を介して、固定データパターンをコンフィグレーションできます。

32
30 Transceiver PHY Reset Controller IPコアがこの信号を制御します。
31 この信号は、内部テストのみを目的としています。この信号は切断したままにしておくことができます。
32 この信号をテスト・データ・サンプルとしてTXトランスポート層に接続するか、またはJESD204B TX IPコアに接続してTXトランスポート層からのデータをエミュレートすることができます。使用しない場合は、この信号を無視できます。