JESD204B Intel® FPGA IPユーザーガイド

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ID 683442
日付 8/18/2022
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ドキュメント目次
ドキュメント目次 x
1. JESD204B IPのクイック・リファレンス 2. JESD204B Intel® FPGA IPについて 3. はじめに 4. JESD204B IPの機能の説明 5. JESD204B IPの確定的レイテンシーの実装ガイドライン 6. JESD204B IPのデバッグ・ガイドライン 7. JESD204B Intel® FPGA IPユーザーガイド・アーカイブ 8. JESD204B Intel® FPGA IPユーザーガイドの改訂履歴
2. JESD204B Intel® FPGA IPについて x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. データパスモード 2.4. IPバリエーション 2.5. JESD204B IPコンフィグレーション 2.6. チャネル・ボンディング 2.7. パフォーマンスとリソース使用率
2.5. JESD204B IPコンフィグレーション x
2.5.1. ランタイム・コンフィグレーション
3. はじめに x
3.1. Intel® FPGA IPコアの紹介 3.2. インテルFPGA IPコアのインストールとライセンス取得 3.3. Intel® FPGA IP Evaluation Mode 3.4. IPコアのアップグレード 3.5. IP Catalogとパラメーター・エディター 3.6. デザインのウォークスルー 3.7. JESD204Bのデザイン例 3.8. JESD204B IPデザインの考慮事項 3.9. JESD204B Intel® FPGA IPパラメーター 3.10. JESD204B IPのコンポーネント・ファイル 3.11. JESD204B IPのテストベンチ
3.6. デザインのウォークスルー x
3.6.1. 新しいインテルQuartus Primeプロジェクトの作成 3.6.2. IPのパラメーター化と生成 3.6.3. JESD204B IPコアデザインのコンパイル 3.6.4. FPGAデバイスのプログラミング
3.8. JESD204B IPデザインの考慮事項 x
3.8.1. プラットフォーム・デザイナーでのJESD204B IPの統合 3.8.2. ピンの割り当て 3.8.3. 外部トランシーバーPLLの追加 3.8.4. 入力クロックのタイミング制約
3.11. JESD204B IPのテストベンチ x
3.11.1. IPテストベンチの生成とシミュレーション 3.11.2. テストベンチのシミュレーション・フロー
3.11.1. IPテストベンチの生成とシミュレーション x
3.11.1.1. テストベンチ・シミュレーション・モデルの生成 3.11.1.2. IPテストベンチのシミュレーション
4. JESD204B IPの機能の説明 x
4.1. トランスミッター 4.2. レシーバー 4.3. 動作 4.4. クロッキング・スキーム 4.5. スキームのリセット 4.6. 信号 4.7. レジスター
4.1. トランスミッター x
4.1.1. TXデータリンク層 4.1.2. TX PHY層
4.1.1. TXデータリンク層 x
4.1.1.1. TX CGS 4.1.1.2. TX ILAS 4.1.1.3. ユーザー・データ・フェーズ
4.2. レシーバー x
4.2.1. RXデータリンク層 4.2.2. RX PHY層
4.2.1. RXデータリンク層 x
4.2.1.1. RX CGS 4.2.1.2. フレーム同期 4.2.1.3. フレーム・アライメント 4.2.1.4. レーン・アライメント 4.2.1.5. ILASデータ 4.2.1.6. 初期レーン同期
4.3. 動作 x
4.3.1. 動作モード 4.3.2. スクランブラーとデスクランブラー 4.3.3. SYNC_N信号 4.3.4. リンクの再初期化 4.3.5. リンク・スタートアップ・シーケンス 4.3.6. SYNC_N信号によるエラー報告
4.3.1. 動作モード x
4.3.1.1. Subclass 0動作モード 4.3.1.2. Subclass 1動作モード 4.3.1.3. Subclass 2動作モード
4.4. クロッキング・スキーム x
4.4.1. デバイスクロック 4.4.2. リンククロック 4.4.3. ローカル・マルチフレーム・クロック 4.4.4. クロック相関 4.4.5. トランシーバーのキャリブレーション・クロックソース
4.5. スキームのリセット x
4.5.1. リセットシーケンス 4.5.2. ADC–FPGAサブシステムのリセットシーケンス 4.5.3. FPGA–DACサブシステムのリセットシーケンス
4.6. 信号 x
4.6.1. トランスミッター信号 4.6.2. レシーバー信号
4.7. レジスター x
4.7.1. レジスター・アクセス・タイプの規則 4.7.2. トランスミッター・レジスター 4.7.3. レシーバーレジスター
5. JESD204B IPの確定的レイテンシーの実装ガイドライン x
5.1. 入力SYSREF信号の制約 5.2. プログラム可能なRBDオフセット 5.3. プログラム可能なLMFCオフセット 5.4. リンクの再初期化中の確定的レイテンシーの維持
6. JESD204B IPのデバッグ・ガイドライン x
6.1. クロッキング・スキーム 6.2. JESD204Bパラメーター 6.3. SPIプログラミング 6.4. コンバーターとFPGAの動作条件 6.5. 信号極性とFPGAピンの割り当て 6.6. デザイン階層に合わせたSignal Tapデバッグファイルの作成 6.7. システムコンソールを使用したJESD204Bリンクのデバッグ
6.6. デザイン階層に合わせたSignal Tapデバッグファイルの作成 x
6.6.1. 無関係な信号の削除とEタイルPHY信号の追加
1. JESD204B IPのクイック・リファレンス
2. JESD204B Intel® FPGA IPについて
3. はじめに
4. JESD204B IPの機能の説明
5. JESD204B IPの確定的レイテンシーの実装ガイドライン
6. JESD204B IPのデバッグ・ガイドライン
7. JESD204B Intel® FPGA IPユーザーガイド・アーカイブ
8. JESD204B Intel® FPGA IPユーザーガイドの改訂履歴

3.4. IPコアのアップグレード

インテル® Quartus® Prime開発ソフトウェアの前バージョンまたは別のエディションから生成したインテルFPGA IPのバリエーションは、現在のソフトウェアのエディションまたはバージョンでコンパイルする前にアップグレードが必要になる場合があります。Project Navigatorには、IPのアップグレード・ステータスを示すバナーが表示されます。Launch IP Upgrade ToolまたはProject > Upgrade IP Componentsをクリックして、古いIPコアをアップグレードします。
図 5. Project NavigatorのIPアップグレード・アラート


Upgrade IP Componentsダイアログボックスのアイコンは、IPのアップグレードが必須、オプション、またはプロジェクトのIPバリエーションでサポートされていないことを示します。 インテル® Quartus® Prime開発ソフトウェアの現在のバージョンでコンパイルする前に、アップグレードが必要なIPバリエーションをアップグレードします。

注: IPコアをアップグレードすると、IPインスタンス名を同様に変更せずに、一意の識別子を元のIPコアのエンティティー名に追加できます。インテルQuartus Prime Settings File (.qsf)、 Synopsys* Design Constraints File (.sdc)、Signal Tap File (.stp) などのサポートされている インテル® Quartus® Primeファイルで、これらのファイルにインスタンス名が含まれている場合、これらのエンティティー参照を更新する必要はありません。インテルQuartus Prime開発ソフトウェアでは、インスタンス名のみを読み出し、両方の名前を指定するパス内のエンティティー名を無視します。割り当てには、インスタンス名のみを使用してください。
表 12.  IPコアのアップグレード・ステータス
IPコアステータス 説明
IP Upgraded

IPバリエーションがインテルFPGA IPコアの最新バージョンを使用していることを示します。
IP Component Outdated

IPバリエーションが古いバージョンのIPコアを使用していることを示します。
IP Upgrade Optional

インテル® Quartus® Prime開発ソフトウェアの現在のバージョンで、このIPバリエーションのアップグレードがオプションであることを示します。このIPバリエーションをアップグレードして、このIPコアの最新の開発を活用できます。または、アップグレードを拒否することで、以前のIPコアの特性を維持することも可能です。IPコアのバージョンの違いの詳細については、説明を参照してください。IPをアップグレードしない場合、IPバリエーション合成およびシミュレーション・ファイルは変更されず、アップグレードするまでパラメーターを変更できません。
IP Upgrade Required

現在のバージョンの インテル® Quartus® Prime開発ソフトウェアでコンパイルする前に、IPバリエーションをアップグレードする必要があることを示します。IPコアのバージョンの違いの詳細については、説明を参照してください。
IP Upgrade Unsupported

インテル® Quartus® Prime開発ソフトウェアの現在のバージョンとの互換性がないため、現在のバージョンの インテル® Quartus® Prime開発ソフトウェアでは、IPバリエーションのアップグレードがサポートされていないことを示します。 インテル® Quartus® Prime開発ソフトウェアから、サポートされていないIPコアをIP Catalogからサポートされている同等のIPコアに置き換えるよう求められます。IPコアのバージョンの違いの詳細とRelease Notesへのリンクについては、説明を参照してください。
IP End of Life

インテルが、IPコアをサポート終了ステータスとして指定していることを示します。パラメーター・エディターでIPコアを編集できる場合とできない場合があります。このIPコアのサポートは、インテルQuartus Prime開発ソフトウェアの今後のリリースで廃止されます。
IP Upgrade Mismatch Warning

IPを別のデバイスファミリーに移行する際に、重要ではないIPコアの違いについて警告します。
IP has incompatible subcores

 IPに互換性のないサブコアがあるため、現在のバージョンのインテルQuartus Prime開発ソフトウェアがIPバリエーションのコンパイルをサポートしていないことを示します。
Compilation of IP Not Supported

インテル® Quartus® Prime開発ソフトウェアの現在のバージョンが、IPバリエーションのコンパイルをサポートしていないことを示します。これは、インテルQuartus Primeスタンダード・エディションなどのインテルQuartus Prime開発ソフトウェアの別のエディションがこのIPを生成した場合に発生する可能性があります。このIPコンポーネントを、現在のエディションの互換性のあるコンポーネントに置き換えます。
注: インテルQuartus Prime開発ソフトウェア・プロ・エディションのバージョン19.1以降、IPアップグレードは、次のチャートで定義されているように、インテルQuartus Prime開発ソフトウェア・プロ・エディションのバージョンから1年以内にリリースされたIPの移行をサポートします。
図 6.  インテル® Quartus® Primeプロ・エディションのIPバージョンのアップグレード・パス

次の手順に従って、IPコアをアップグレードします。

  1. インテルQuartus Prime開発ソフトウェアの最新バージョンで、古いIPコアのバリエーションを含む インテル® Quartus® Primeプロジェクトを開きます。Upgrade IP Componentsダイアログボックスには、プロジェクト内のIPコアのステータスと、各コアのアップグレード手順が自動的に表示されます。このダイアログボックスに手動でアクセスするには、Project > Upgrade IP Componentsをクリックします。
  2. 自動アップグレードをサポートする1つまたは複数のIPコアをアップグレードするには、IPコアのAuto Upgradeオプションをオンにして、Auto Upgradeをクリックします。アップグレードが完了すると、Status列とVersion列が更新されます。インテルFPGA IPコアが提供するデザイン例は、IPコアをアップグレードするたびに自動的に再生成されます。
  3. 個々のIPコアを手動でアップグレードするには、IPコアを選択し、Upgrade in Editorをクリックします (または単にIPコア名をダブルクリックします)。パラメーター・エディターが開き、パラメーターを調整して最新バージョンのIPコアを再生成できます。
    図 7. IPコアのアップグレード (インテルQuartus Primeプロ・エディションの例)


    注: インテル® Quartus® Prime開発ソフトウェアのバージョン12.0より古いインテルFPGA IPコアでは、アップグレードをサポートしていません。インテルは、インテルQuartus Prime開発ソフトウェアの現在のバージョンが各IPコアの前の2つのバージョンをコンパイルすることを検証しました。 Intel® FPGA IP Core Release Notesには、インテルFPGA IPコアの検証例外が報告されています。インテルは、前の2つのリリースよりも古いIPコアのコンパイルは検証しません。
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レベル 2 の表題