JESD204B Intel® FPGA IPユーザーガイド

ダウンロード PDF
ID 683442
日付 8/18/2022
Public
ドキュメント目次
ドキュメント目次 x
1. JESD204B IPのクイック・リファレンス 2. JESD204B Intel® FPGA IPについて 3. はじめに 4. JESD204B IPの機能の説明 5. JESD204B IPの確定的レイテンシーの実装ガイドライン 6. JESD204B IPのデバッグ・ガイドライン 7. JESD204B Intel® FPGA IPユーザーガイド・アーカイブ 8. JESD204B Intel® FPGA IPユーザーガイドの改訂履歴
2. JESD204B Intel® FPGA IPについて x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. データパスモード 2.4. IPバリエーション 2.5. JESD204B IPコンフィグレーション 2.6. チャネル・ボンディング 2.7. パフォーマンスとリソース使用率
2.5. JESD204B IPコンフィグレーション x
2.5.1. ランタイム・コンフィグレーション
3. はじめに x
3.1. Intel® FPGA IPコアの紹介 3.2. インテルFPGA IPコアのインストールとライセンス取得 3.3. Intel® FPGA IP Evaluation Mode 3.4. IPコアのアップグレード 3.5. IP Catalogとパラメーター・エディター 3.6. デザインのウォークスルー 3.7. JESD204Bのデザイン例 3.8. JESD204B IPデザインの考慮事項 3.9. JESD204B Intel® FPGA IPパラメーター 3.10. JESD204B IPのコンポーネント・ファイル 3.11. JESD204B IPのテストベンチ
3.6. デザインのウォークスルー x
3.6.1. 新しいインテルQuartus Primeプロジェクトの作成 3.6.2. IPのパラメーター化と生成 3.6.3. JESD204B IPコアデザインのコンパイル 3.6.4. FPGAデバイスのプログラミング
3.8. JESD204B IPデザインの考慮事項 x
3.8.1. プラットフォーム・デザイナーでのJESD204B IPの統合 3.8.2. ピンの割り当て 3.8.3. 外部トランシーバーPLLの追加 3.8.4. 入力クロックのタイミング制約
3.11. JESD204B IPのテストベンチ x
3.11.1. IPテストベンチの生成とシミュレーション 3.11.2. テストベンチのシミュレーション・フロー
3.11.1. IPテストベンチの生成とシミュレーション x
3.11.1.1. テストベンチ・シミュレーション・モデルの生成 3.11.1.2. IPテストベンチのシミュレーション
4. JESD204B IPの機能の説明 x
4.1. トランスミッター 4.2. レシーバー 4.3. 動作 4.4. クロッキング・スキーム 4.5. スキームのリセット 4.6. 信号 4.7. レジスター
4.1. トランスミッター x
4.1.1. TXデータリンク層 4.1.2. TX PHY層
4.1.1. TXデータリンク層 x
4.1.1.1. TX CGS 4.1.1.2. TX ILAS 4.1.1.3. ユーザー・データ・フェーズ
4.2. レシーバー x
4.2.1. RXデータリンク層 4.2.2. RX PHY層
4.2.1. RXデータリンク層 x
4.2.1.1. RX CGS 4.2.1.2. フレーム同期 4.2.1.3. フレーム・アライメント 4.2.1.4. レーン・アライメント 4.2.1.5. ILASデータ 4.2.1.6. 初期レーン同期
4.3. 動作 x
4.3.1. 動作モード 4.3.2. スクランブラーとデスクランブラー 4.3.3. SYNC_N信号 4.3.4. リンクの再初期化 4.3.5. リンク・スタートアップ・シーケンス 4.3.6. SYNC_N信号によるエラー報告
4.3.1. 動作モード x
4.3.1.1. Subclass 0動作モード 4.3.1.2. Subclass 1動作モード 4.3.1.3. Subclass 2動作モード
4.4. クロッキング・スキーム x
4.4.1. デバイスクロック 4.4.2. リンククロック 4.4.3. ローカル・マルチフレーム・クロック 4.4.4. クロック相関 4.4.5. トランシーバーのキャリブレーション・クロックソース
4.5. スキームのリセット x
4.5.1. リセットシーケンス 4.5.2. ADC–FPGAサブシステムのリセットシーケンス 4.5.3. FPGA–DACサブシステムのリセットシーケンス
4.6. 信号 x
4.6.1. トランスミッター信号 4.6.2. レシーバー信号
4.7. レジスター x
4.7.1. レジスター・アクセス・タイプの規則 4.7.2. トランスミッター・レジスター 4.7.3. レシーバーレジスター
5. JESD204B IPの確定的レイテンシーの実装ガイドライン x
5.1. 入力SYSREF信号の制約 5.2. プログラム可能なRBDオフセット 5.3. プログラム可能なLMFCオフセット 5.4. リンクの再初期化中の確定的レイテンシーの維持
6. JESD204B IPのデバッグ・ガイドライン x
6.1. クロッキング・スキーム 6.2. JESD204Bパラメーター 6.3. SPIプログラミング 6.4. コンバーターとFPGAの動作条件 6.5. 信号極性とFPGAピンの割り当て 6.6. デザイン階層に合わせたSignal Tapデバッグファイルの作成 6.7. システムコンソールを使用したJESD204Bリンクのデバッグ
6.6. デザイン階層に合わせたSignal Tapデバッグファイルの作成 x
6.6.1. 無関係な信号の削除とEタイルPHY信号の追加
1. JESD204B IPのクイック・リファレンス
2. JESD204B Intel® FPGA IPについて
3. はじめに
4. JESD204B IPの機能の説明
5. JESD204B IPの確定的レイテンシーの実装ガイドライン
6. JESD204B IPのデバッグ・ガイドライン
7. JESD204B Intel® FPGA IPユーザーガイド・アーカイブ
8. JESD204B Intel® FPGA IPユーザーガイドの改訂履歴

4.4.1. デバイスクロック

コンバーター・デバイスでは、通常、サンプリング・クロックはデバイスクロックです。
FPGAロジックデバイスのJESD204B IPの場合、図 20 および図 21 に示すように、1つまたは2つのリファレンス・クロックが必要です。単一のリファレンス・クロック・デザインでは、デバイスクロックはトランシーバーPLLリファレンス・クロックとして使用されます。また、コアPLLリファレンス・クロックも含まれます。デュアル・リファレンス・クロック・デザインでは、デバイスクロックがコアPLLリファレンス・クロックとして使用され、もう一方のリファレンス・クロックがトランシーバーPLLリファレンス・クロックとして使用されます。使用可能な周波数は、PLLタイプ、ボンディング・オプション、レーン数、およびデバイスファミリーによって異なります。IPコアの生成中、インテルQuartus Prime開発ソフトウェアでは、ユーザーの選択に基づいた、トランシーバーPLLおよびコアPLLに使用可能なリファレンス周波数を推奨します。
注: FPGAのクロック・ネットワーク・アーキテクチャーにより、インテルは、デバイスクロックを使用してリンククロックを生成し、リンククロックをタイミング・リファレンスとして使用することをお勧めします。リンククロックとフレームクロックを生成するには、PLL Intel® FPGA IPコア (Arria V、Cyclone V、およびStratix Vデバイスの場合) またはIOPLL Intel® FPGA IPコア (インテルArria 10、インテルCyclone 10 GX、およびインテルStratix 10デバイスの場合) を使用する必要があります。リンククロックは、JESD204B IP (MAC) およびトランスポート層で使用されます。専用のリファレンス・クロック・ピンを介してリファレンス・クロック・ソースを供給することをお勧めします。

Subclass 1のJESD204B仕様に基づいて、デバイスクロックはタイミング・リファレンスであり、SYSREFとソース同期しています。確定的レイテンシーを達成するには、SYSREF信号のボードトレース長をデバイスクロックと一致させます。デバイスクロックと、FPGAおよびコンバーター・デバイスに送られるSYSREF信号のペアの間で、一定の位相関係を維持します。理想的には、クロック・ジェネレーターからの SYSREF パルスがFPGAデバイスとコンバーター・デバイスに同時に到達する必要があります。リンククロックのレイテンシー変動の半分を回避するには、リンククロックと同じ周波数でデバイスクロックを供給する必要があります。

JESD204Bプロトコルは、レートマッチングをサポートしていません。したがって、TXまたはRXデバイスクロック (pll_ref_clk) と、リンククロック (txlink_clk または rxlink_clk) およびフレームクロック (txframe_clk または rxframe_clk) を生成するPLLリファレンス・クロックの変動が0 ppmであることを確認する必要があります。両方のPLLリファレンス・クロックは、同じクロックチップから取得する必要があります。

図 20. トランシーバーのリファレンス・クロックとコアクロックを共有するJESD204Bサブシステム
注: この図は、インテルAgilexおよびインテルStratix 10 Eタイルデバイスには適用されません。


図 21. 独立したトランシーバーのリファレンス・クロックとコアクロックを備えたJESD204Bサブシステム


関連情報
レベル 2 の表題