4.6.2. レシーバー信号
図 25. レシーバーの信号図Lはレーン数です。
| 信号 |
幅 |
入力/出力 |
説明 |
|---|---|---|---|
| Clocks and Resets | |||
| pll_ref_clk | 1 |
入力 |
トランシーバーのリファレンス・クロック信号。 |
| rxlink_clk | 1 |
入力 |
Avalon® ストリーミング・インターフェイスで使用されるRXリンククロック信号。このクロックは、RXデータレートを40で割った値に等しくなります。 Subclass 1の場合、rxphy_clk 信号の出力を rxlink_clk 信号として使用することはできません。SYSREF を正しくサンプリングするには、コアPLLが rxlink_clk 信号を提供し、通常の動作モードとしてコンフィグレーションする必要があります。 |
| rxlink_rst_n_reset_n | 1 |
入力 |
RXリンククロック信号のリセット。このリセットはアクティブLow信号です。 |
| rxphy_clk[] | L |
出力 |
回復されたクロック信号。このクロックはクロック・データ・リカバリー (CDR) から生成され、周波数はJESD204B IPコアのデータレートに依存します。
|
| rx_digitalreset[] 33 | L |
入力 |
トランシーバーPCSブロックのリセット。このリセットはアクティブHigh信号です。
注: この信号は、インテルAgilexおよび インテル® Stratix® 10 Eタイルデバイスには適用されません。
|
| rx_digitalreset_stat[] | L | 出力 | トランシーバー・リセット・コントローラーに接続されたTX PCSデジタル・リセット・ステータス・ポート。
注: この信号は、インテルStratix 10 LタイルおよびHタイルデバイスにのみ適用されます。
|
| rx_analogreset[] 33 | L |
入力 |
CDRおよびトランシーバーPMAブロックのリセット。このリセットはアクティブHigh信号です。
注: この信号は、インテルAgilexおよび インテル® Stratix® 10 Eタイルデバイスには適用されません。
|
| rx_analogreset_stat[] | L | 出力 | トランシーバー・リセット・コントローラーに接続されたTX PMAアナログ・リセット・ステータス・ポート。
注: この信号は、インテルStratix 10 LタイルおよびHタイルデバイスにのみ適用されます。
|
| rx_islockedtodata[] 33 | L |
出力 |
この信号は、RX CDR PLLがRXデータにロックされ、RX CDRがLTRモードからLTDモードに変更されたことを示すためにアサートされます。 |
| rx_cal_busy[] 33 | L |
出力 |
RXキャリブレーション進行中の信号。この信号は、RXトランシーバーのキャリブレーションが進行中であることを示すためにアサートされます。
注: この信号は、インテルAgilexおよび インテル® Stratix® 10 Eタイルデバイスには適用されません。
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| 信号 |
幅 |
入力/出力 |
説明 |
| Transceiver Interface | |||
| rx_serial_data[] | L |
入力 |
差動高速シリアル入力データ。クロックはシリアル・データ・ストリームから回復されます。 |
| rx_serial_data_n | L |
入力 |
差動高速シリアル入力データ。クロックはシリアル・データ・ストリームから回復されます。
注: この信号は、 インテル® Agilex™ および インテル® Stratix® 10 Eタイルデバイスにのみ適用されます。
|
| reconfig_to_xcvr[] | L*70 |
入力 |
ハード・トランシーバーのダイナミック・リコンフィグレーション入力。 この信号は、Arria V、Cyclone V、およびStratix Vデバイスにのみ適用されます。 ランタイム・リコンフィグレーションがイネーブルかディスエーブルかに関係なく、これらの信号をTransceiver Reconfiguration Controller IPコアに接続する必要があります。Transceiver Reconfiguration Controller IPコアでは、トランシーバーのパワーアップ時にさまざまなキャリブレーション機能もサポートします。 |
| reconfig_from_xcvr[] | L*46 |
出力 |
ハード・トランシーバーのダイナミック・リコンフィグレーション出力。 この信号は、Arria V、Cyclone V、およびStratix Vデバイスにのみ適用されます。 ランタイム・リコンフィグレーションがイネーブルかディスエーブルかに関係なく、これらの信号をTransceiver Reconfiguration Controller IPコアに接続する必要があります。Transceiver Reconfiguration Controller IPコアでは、トランシーバーのパワーアップ時にさまざまなキャリブレーション機能もサポートします。 |
| reconfig_clk reconfig_clk[] reconfig_clk_ch<0..L-1> |
|
入力 |
Avalon® メモリーマップドのクロック入力。周波数の範囲は100–125 MHzです。 この信号は、インテルArria 10、インテルCyclone 10 GX、および インテル® Stratix® 10デバイスのダイナミック・リコンフィグレーションをイネーブルした場合にのみ使用可能です。 |
| reconfig_reset reconfig_reset[] reconfig_reset_ch<0..L-1> |
|
入力 |
Transceiver Reconfiguration Controller IPコアのリセット信号。この信号はアクティブHighで、レベル・センシティブです。 この信号は、インテルArria 10、インテルCyclone 10 GX、および インテル® Stratix® 10デバイスのダイナミック・リコンフィグレーションをイネーブルした場合にのみ使用可能です。 |
| reconfig_avmm_address[] reconfig_avmm_address_ch<0..L-1>[] |
インテル® Arria® 10および インテル® Cyclone® 10 GXでは、
インテル® Stratix® 10
|
入力 |
Avalon® メモリーマップ・アドレス。 この信号は、インテルArria 10、インテルCyclone 10 GX、および インテル® Stratix® 10デバイスのダイナミック・リコンフィグレーションをイネーブルした場合にのみ使用可能です。 |
| reconfig_avmm_writedata[] reconfig_avmm_writedata_ch<0..L-1>[] |
インテル® Agilex™ およびインテルStratix 10 Eタイルを除くすべてのデバイスでは、
インテル® Agilex™ およびインテルStratix 10 Eタイルデバイスでは、
|
入力 |
入力データ。 この信号は、インテルArria 10、インテルCyclone 10 GX、および インテル® Stratix® 10デバイスのダイナミック・リコンフィグレーションをイネーブルした場合にのみ使用可能です。 |
| reconfig_avmm_readdata[] reconfig_avmm_readdata_ch<0..L-1>[] |
インテル® Agilex™ およびインテルStratix 10 Eタイルを除くすべてのデバイスでは、
インテル® Agilex™ およびインテルStratix 10 Eタイルデバイスでは、
|
出力 |
出力データ。 この信号は、インテルArria 10、インテルCyclone 10 GX、および インテル® Stratix® 10デバイスのダイナミック・リコンフィグレーションをイネーブルした場合にのみ使用可能です。 |
| reconfig_avmm_write reconfig_avmm_write[] reconfig_avmm_write_ch<0..L-1> |
|
入力 |
書き込み信号。この信号はアクティブHighです。 この信号は、インテルArria 10、インテルCyclone 10 GX、および インテル® Stratix® 10デバイスのダイナミック・リコンフィグレーションをイネーブルした場合にのみ使用可能です。 |
| reconfig_avmm_read reconfig_avmm_read[] reconfig_avmm_read_ch<0..L-1> |
|
入力 |
読み出し信号。この信号はアクティブHighです。 この信号は、インテルArria 10、インテルCyclone 10 GX、および インテル® Stratix® 10デバイスのダイナミック・リコンフィグレーションをイネーブルした場合にのみ使用可能です。 |
| reconfig_avmm_waitrequest reconfig_avmm_waitrequest[] reconfig_avmm_waitrequest_ch<0..L-1> |
|
出力 |
待機要求信号。 この信号は、インテルArria 10、インテルCyclone 10 GX、および インテル® Stratix® 10デバイスのダイナミック・リコンフィグレーションをイネーブルした場合にのみ使用可能です。 |
| phy_rx_ready | L | 出力 | トランシーバーRXの準備ができていることを示す信号。
注: この信号は、 インテル® Agilex™ および インテル® Stratix® 10 Eタイルデバイスにのみ適用されます。
|
| phy_rx_pma_ready | L | 出力 | トランシーバーRX PMAの準備ができていることを示す信号。この信号は、RXリセットをアサートまたはデアサートする前にアサートする必要があります。
注: この信号は、 インテル® Agilex™ および インテル® Stratix® 10 Eタイルデバイスにのみ適用されます。
|
| phy_rx_rst_n | 1 | 入力 | アクティブHighのハードリセット信号。トランシーバーRXインターフェイスをリセットします。 この信号をアサートしても、トランシーバーPMAはリセットされません。 Avalon® メモリーマップ・リコンフィグレーション・インターフェイスを介してPMAをリセットする方法については、Eタイル・トランシーバーPHYユーザーガイドを参照してください。
注: この信号は、 インテル® Agilex™ および インテル® Stratix® 10 Eタイルデバイスにのみ適用されます。
|
| 信号 |
幅 |
入力/出力 |
説明 |
| Avalon Streaming Interface | |||
| jesd204_rx_link_data[] | L*32 |
出力 |
DLLからトランスポート層への32ビットデータを示します。データ形式はビッグ・エンディアンで、最初のオクテットがビット [31:24] に配置され、最新のオクテットがビット [7:0] に配置されます。 |
| jesd204_rx_link_valid | 1 |
出力 |
トランスポート層へのデータが有効か無効かを示します。RXコアの Avalon® ストリーミング・ソース・インターフェイスはバックプレッシャーをかけるできず、jesd204_rx_data_valid 信号がアサートされるとデータが送信されます。
|
| jesd204_rx_link_ready | 1 |
入力 |
トランスポート層の Avalon® ストリーミング・シンク・インターフェイスがデータを受信する準備ができていることを示します。 |
| jesd204_rx_frame_error | 1 |
入力 |
無効なデータによる空のデータストリームを示します。この信号は、RXコアからトランスポート層へのデータ転送中にエラーが発生したことを示すためにHighにアサートされます。 |
| 信号 |
幅 |
入力/出力 |
説明 |
| Avalon Memory-Mapped Interface | |||
| jesd204_rx_avs_clk | 1 |
入力 |
Avalon® メモリーマップド・インターフェイスのクロック信号。このクロックは、JESD204B IPコアのすべての機能クロックに対して非同期です。JESD204B IPコアは任意のクロスクロック比を処理できます。そのため、クロック周波数は75 MHzから125 MHzの範囲で使用できます。 |
| jesd204_rx_avs_rst_n | 1 |
入力 |
このリセットは、jesd204_rx_avs_clk 信号に関連付けられています。このリセットはアクティブLow信号です。このリセット信号は非同期にアサートできますが、jesd204_rx_avs_clk 信号に同期してデアサートする必要があります。この信号をデアサートすると、CPUはCSRをコンフィグレーションできます。 |
| jesd204_rx_avs_chipselect | 1 |
入力 |
この信号が存在する場合、この信号がアサートされない限り、スレーブポートはすべての Avalon® メモリーマップド信号を無視します。この信号は、読み出しまたは書き込みと組み合わせて使用する必要があります。 Avalon® メモリーマップド・バスがチップセレクトをサポートしていない場合は、このポートを1に接続することをお勧めします。 |
| jesd204_rx_avs_address[] | 8 |
入力 |
Avalon® メモリーマップド・スレーブの場合、相互接続はバイトアドレスをアドレス空間のワードアドレスに変換するため、各スレーブアクセスはデータのワードに対応します。例えば、アドレス = 0はスレーブの最初のワードを選択し、アドレス = 1はスレーブの2番目のワードを選択します。 |
| jesd204_rx_avs_writedata[] | 32 |
入力 |
書き込み転送用の32ビットデータ。両方の信号が存在する場合、この信号と jesd204_rx_avs_readdata[31:0] 信号の幅は同じである必要があります。 |
| jesd204_rx_avs_read | 1 |
入力 |
この信号は、読み出し転送を示すためにアサートされます。これはアクティブHigh信号であり、jesd204_rx_avs_readdata[31:0] 信号を使用する必要があります。 |
| jesd204_rx_avs_write | 1 |
入力 |
この信号は、書き込み転送を示すためにアサートされます。これはアクティブHigh信号であり、jesd204_rx_avs_writedata[31:0] 信号を使用する必要があります。 |
| jesd204_rx_avs_readdata[] | 32 |
出力 |
読み出し転送に応答して、 Avalon® メモリーマップド・スレーブからマスターに駆動される32ビットデータ。 |
| jesd204_rx_avs_waitrequest | 1 |
出力 |
この信号は、 Avalon® メモリーマップド・スレーブによってアサートされ、読み出しまたは書き込み要求に応答できないことを示します。JESD204B IPコアは、この信号を0に接続して、アクセスサイクルでデータを返します。 |
| 信号 |
幅 |
入力/出力 |
説明 |
| JESD204 Interface | |||
| sysref | 1 |
入力 |
JESD204B Subclass 1実装の SYSREF 信号。 Subclass 0とSubclass 2モードでは、この信号を0に接続します。 |
| dev_sync_n | 1 |
出力 |
レシーバーからのSYNC~を示します。これはアクティブLow信号であり、同期要求を示すために0がアサートされます。JESD204B IPコアは、この信号を介してリンクエラーを報告する代わりに、jesd204_rx_int 信号を使用してCPUに割り込みます。 マルチリンク同期の場合、オプションで各IPコアの DEV_SYNC_N をANDゲートの入力に接続できます。ANDゲートの出力は、アナログ-デジタル・コンバーターに接続するために、FPGAピンにエクスポートされます。接続ガイドラインの詳細については、AN803およびAN804を参照してください。 |
| sof[] | 4 |
出力 |
フレームの開始を示します。
|
| somf[] | 4 |
出力 |
マルチフレームの開始を示します。
|
| dev_lane_aligned | 1 |
出力 |
このデバイスのすべてのレーンがアライメントしていることを示します。 |
| alldev_lane_aligned | 1 |
入力 |
このデバイスのすべてのレーンをアライメントします。 マルチデバイス同期の場合、すべての dev_lane_aligned 信号をANDゲートに入力し、ANDゲート出力をこのピンに接続します。 単一デバイスをサポートするには、dev_lane_aligned 信号をこの信号に接続し直します。 |
| 信号 |
幅 |
入力/出力 |
説明 |
| CSR | |||
| csr_l[] | 5 |
出力 |
リンクのアクティブなレーンの数を示します。トランスポート層は、この信号をランタイム・パラメーターとして使用できます。 |
| csr_f[] | 8 |
出力 |
フレームあたりのオクテット数を示します。トランスポート層は、この信号をランタイム・パラメーターとして使用できます。 |
| csr_k[] | 5 |
出力 |
マルチフレームあたりのフレーム数を示します。トランスポート層は、この信号をランタイム・パラメーターとして使用できます。 |
| csr_m[] | 8 |
出力 |
リンクのコンバーター数を示します。トランスポート層は、この信号をランタイム・パラメーターとして使用できます。 |
| csr_cs[] | 2 |
出力 |
サンプルあたりの制御ビット数を示します。トランスポート層は、この信号をランタイム・パラメーターとして使用できます。 |
| csr_n[] | 5 |
出力 |
コンバーターの解像度を示します。トランスポート層は、この信号をランタイム・パラメーターとして使用できます。 |
| csr_np[] | 5 |
出力 |
サンプルあたりの合計ビット数を示します。トランスポート層は、この信号をランタイム・パラメーターとして使用できます。 |
| csr_s[] | 5 |
出力 |
フレームサイクルごとのコンバーターあたりのサンプル数を示します。トランスポート層は、この信号をランタイム・パラメーターとして使用できます。 |
| csr_hd | 1 |
出力 |
高密度データ形式を示します。トランスポート層は、この信号をランタイム・パラメーターとして使用できます。 |
| csr_cf[] | 5 |
出力 |
リンクごとのフレームクロック周期あたりのコントロール・ワード数を示します。トランスポート層は、この信号をランタイム・パラメーターとして使用できます。 |
| csr_lane_powerdown[] | L |
出力 |
パワーダウンしているレーンを示します。リンクをコンフィグレーション済みで、アクティブなレーンの数を減らしたい場合は、この信号を設定する必要があります。 |
| 信号 |
幅 |
入力/出力 |
説明 |
| Out-of-band (OOB) | |||
| jesd204_rx_int | 1 |
出力 |
JESD204B IPコアの割り込みピン。エラーが検出されると、割り込みがアサートされます。rx_err_enable レジスターをコンフィグレーションして、割り込みをトリガーできるエラーのタイプを設定します。 |
| 信号 |
幅 |
入力/出力 |
説明 |
| Debug or Testing | |||
| jesd204_rx_dlb_data[] | L*32 |
入力 |
TXからRXへのループバック・テストにおけるDLLからのパラレルデータのオプション信号。34 |
| csr_rx_testmode[] | 4 |
出力 |
デザイン例は、JESD204B IPコアのテストモードとテスト・パターン・チェッカーのテストパターンを示します。
注: テスト・パターン・ジェネレーターはデザイン例のコンポーネントであり、JESD204B IPコアの一部ではありません。
レジスターマップの rx_test レジスターを参照してください。 |
| jesd204_rx_dlb_data_valid[] | L |
入力 |
TXからRXへのループバック・テストにおける各バイトの有効なデータを示すオプションの信号。 34 |
| jesd204_rx_dlb_kchar_data[] | L*4 |
入力 |
TXからRXへのループバック・テストにおける各バイトのK文字値を示すオプションの信号。 34 |
| jesd204_rx_dlb_errdetect[] | L*4 |
入力 |
8B/10Bエラーを示すオプションの信号。 34 |
| jesd204_rx_dlb_ disperr[] | L*4 |
入力 |
ランニング・ディスパリティーを示すオプションの信号。 34 |
33 Transceiver PHY Reset Controller IP Coreは、この信号を制御します。
34 この信号は、内部テストのみを目的としています。この信号をLowに接続します。