| 2022.08.18 |
21.3 |
19.2.0 |
- ピンの割り当ての項のE-Tile Channel Placement Toolへの壊れたリンクを修正しました。
- JESD204B Intel® FPGA IPユーザーガイド・アーカイブの項を更新しました。
|
| 2022.05.18 |
21.3 |
19.2.0 |
- IP バージョンを19.3.0から19.2.0に修正しました。
- JESD204B IPリリース情報の表で、インテルQuartus Primeのバージョンとリリース日の説明を修正しました。
|
| 2021.12.09 |
21.3 |
19.2.0 |
インテルのデバイスファミリーのサポートの表で、 インテル® Agilex™ (Eタイル) デバイスのサポートの最終版をAdvanceからFinalに修正しました。 |
| 2021.11.01 |
21.3 |
19.2.0 |
- Control and Status Registersの説明を更新し、Security Development Lifecycle (SDL) の慣行に準拠するために、読み書き可能なレジスターを保護する必要があることを明確にしました。
- QuestaSim* シミュレーターのサポートを追加しました。
- 最新のブランド規格に更新しました。
|
| 2021.06.23 |
20.2 |
19.2.0 |
- トランシーバーのキャリブレーション・クロックソースを更新して、インテルAgilexおよびインテルStratix 10 Eタイルデバイスの OSC_CLK_1 要件に関する情報を含めました。
- 次の表でNCSimのサポートを削除しました。
- JESD204B IPに関する簡単な情報の表
- シミュレーション・セットアップ・スクリプトの表
- シミュレーション実行スクリプトの表
|
| 2021.04.01 |
20.2 |
19.2.0 |
- tx_status0の表を更新して、csr_dll_stateおよびcsr_dev_syncnのビット情報を修正しました。
|
| 2020.09.10 |
20.2 |
19.2.0 |
- 新しい項であるトランシーバーのキャリブレーション・クロックソースを追加して、 インテル® Stratix® 10 LタイルおよびHタイルデバイスにおけるトランシーバーのキャリブレーション・クロック ソースを提供する OSC_CLK ピンに関する情報を提供しました。
- レシーバーの csr_lane_alignment_err_link_reinit[13] レジスターと csr_lane_alignment_err_link_reinit[12] レジスターのリセット値を修正しました。リセット値は0x0ではなく、0x1にする必要があります。
- 新しい項である無関係な信号の削除とEタイルPHY信号の追加を追加して、インテルStratix 10 Eタイルデザインの無関係なPHY信号を削除するための手順を提供しました。
- デザイン階層に合わせたデバッグファイルの作成の項内、無関係な信号の削除とEタイルPHY信号の追加の項へのリンクを追加しました。
|
| 2020.06.30 |
19.4 |
19.2.0 |
- パフォーマンスとリソース使用率の項に、 インテル® Agilex™ EタイルデバイスのPMAスピードグレード2および インテル® Stratix® 10 EタイルデバイスのPMAスピードグレード3でサポートされるデータレートを追加しました。
- レシーバー lane_ctrl_1 レジスターのオフセットアドレスを修正しました。オフセットアドレスは0xCではなく、0x8にする必要があります。
|
| 2020.03.03 |
19.4 |
19.2.0 |
JESD204B Intel® FPGA IPパラメーターの項で、Enable Bit reversal and Byte reversalパラメーターの説明を編集しました。 |
| 2019.12.16 |
19.4 |
19.2.0 |
- JESD204B IPのクイック・リファレンス、 JESD204B Intel® FPGA IPについて、パフォーマンスとリソース使用率の項において、サポートされている最大データレートを19.2 Gbps (インテルAgilexデバイス) に更新しました。
- Data RateパラメーターのインテルAgilexデバイスの最大データレート値オプションを19.2 Gbpsに更新し、 JESD204B Intel® FPGA IPパラメーターの項でEnable Bit reversal and Byte reversalパラメーターの説明を編集しました。
|
| 2019.10.07 |
19.3 |
19.2.0 |
- インテル® Agilex™ デバイスの高度なサポートを追加しました。
- JESD204B IPのクイック・リファレンスおよび JESD204B Intel® FPGA IPについての項で、サポートされている最大データレートを17.4 Gbps (インテルAgilexデバイスの場合) に更新しました。
- インテル® Agilex™ デバイス情報を使用して、パフォーマンスとリソース使用率の項の JESD204B Intel® FPGA IPのパフォーマンスの表を更新しました。
- JESD204B Intel® FPGA IPパラメーターの項で、 インテル® Agilex™ デバイスの最大データレート値オプションを17.4 Gbpsに更新しました。
- JESD204B Intel Agilex FPGA IP Design Example User Guideへの参照リンクを追加しました。
|
| 2019.05.27 |
19.1 |
19.1 |
トランスミッター・レジスターおよびレシーバーレジスターの項で、LEMCをLMFCに変更してタイプミスを修正しました。 |
| 2019.04.01 |
19.1 |
19.1 |
- インテル® Stratix® 10 Eタイルデバイスのサポートを追加しました。
- パフォーマンスとリソース使用率の項で、バージョン19.1のリソース使用率データを改訂しました。
- パフォーマンスとリソース使用率の項で、インテルStratix 10 Eタイルデバイスの情報を追加して JESD204B Intel® FPGA IPのパフォーマンスの表を更新しました。
- チャネル・ボンディングの項を更新して、インテルStratix 10 Eタイルデバイスに関する情報を含めました。 インテル® Stratix® 10 Eタイルデバイスの場合、連続したチャネルを使用して、NRZ PMAトランシーバー・チャネルとのチャネル・ボンディングをイネーブルする必要があります。
- HタイルとEタイルの両方をサポートする インテル® Stratix® 10デバイスをターゲットにする場合に使用可能なTransceiver Tileオプションを追加しました。
- インテルQuartus Prime開発ソフトウェア・プロ・エディションでのインテルのブランド変更に従って、Enable Altera Debug Master Endpointパラメーターの名前をEnable Native PHY Debug Master Endpointに変更しました。インテルQuartus Prime開発ソフトウェア・スタンダード・エディションでは、Enable Altera Debug Master Endpointを引き続き使用します。
- PMA Adaptationの詳細については、Intel Stratix 10 E-tile Transceiver PHY User GuideのPMA Adaptationの項を参照するという注記を追加しました。
- トランスミッター信号およびレシーバー信号の項を編集して、特定の信号がインテルStratix 10 Eタイルデバイスに適用されない、またはインテルStratix 10 LタイルおよびHタイルデバイスにのみ適用されるという注記を追加しました。
- トランスミッター信号およびレシーバー信号の項で、インテルStratix 10 Eタイルデバイスにのみ適用される次の信号を追加しました。
- phy_tx_ready
- phy_rx_ready
- phy_tx_pma_ready
- phy_rx_pma_ready
- phy_tx_rst_n
- phy_rx_rst_n
- tx_serial_data_n
- rx_serial_data_n
- E-Tile Channel Placement Toolを使用してインテルStratix 10 Eタイルデバイスの有効なピン配置を取得するために、ピンの割り当ての項に注記を追加しました。
- 外部トランシーバーPLLの追加の項に、インテルStratix 10 Eタイルデバイスのデザインには外部PLLが必要ないという注記を追加しました。
- IPコア・テストベンチのシミュレーションの項に、インテルStratix 10 Eタイルデバイスは Riviera-PRO* シミュレーターをサポートしないという注記を追加しました。
- テストベンチのシミュレーション・フローの項に、 インテル® Stratix® 10 Eタイルデバイスに関する情報を追加しました。
- デザイン階層に合わせたデバッグファイルの作成の項を編集して、インテルStratix 10 Eタイルデバイスに関する情報を追加しました。
- システムコンソールを使用したJESD204Bリンクのデバッグの項を編集して、インテルStratix 10 Eタイルデバイスに関する情報を追加しました。
- レジスターの章にトランスミッター・レジスターとレシーバーレジスターの項を追加しました。レジスター情報がドキュメントで利用できるようになりました。
|
| 2018.12.10 |
18.1 |
18.1 |
- デバイスファミリーのサポートの項を更新して、JESD204B Intel® FPGA IPコアが インテル® Stratix® 10 (LタイルおよびHタイル) デバイスのみをサポートすることを示しました。
- インテル® Stratix® 10デバイスのスピードグレード2および3のデータレート情報を改訂しました。
- バージョン18.1のリソース使用率データとスピードグレード情報を改訂しました。
- フレームあたりのオクテット数 (F) が3の場合の インテル® Stratix® 10デバイスのリソース使用率データとスピードグレード情報を追加しました。
- Octets per frame (F) パラメーターのオプションを更新して、 JESD204B IPコアのパラメーターの項でF=3 をサポートしました。F=3 は、 インテル® Stratix® 10デバイスでのみ使用可能です。
- トランスミッター信号の項で、次の信号をデバッグおよびテスト信号として分類しました。
- csr_tx_testmode[3:0]
- csr_tx_testpattern_a[]
- csr_tx_testpattern_b[]
- csr_tx_testpattern_c[]
- csr_tx_testpattern_d[]
- レシーバー信号の項で、csr_rx_testmode[3:0] 信号をデバッグおよびテスト信号として分類しました。
- テスト・パターン・チェッカーはデザイン例のコンポーネントであり、JESD204B IPコアの一部ではないという注記をレシーバー信号の項に追加しました。
- テスト・パターン・ジェネレーターはデザイン例のコンポーネントであり、JESD204B IPコアの一部ではないという注記をトランスミッター信号の項に追加しました。
- デザインに合わせたSignal Tapデバッグファイルの作成の項で、解析と合成を実行する手順を編集しました。
|
| 2018.05.07 |
18.0 |
18.0 |
- インテルのブランド変更に従って、JESD204B IPコアの名前をJESD204B Intel® FPGA IPに変更しました。
- インテル® Cyclone® 10 GXデバイスのサポートを追加しました。
- Cadence Xcelium* Parallelシミュレーターのシミュレーション設定と実行スクリプトを追加しました。
- JESD204B Intel® FPGA IP Design Example for Intel Cyclone 10 GX Devices User Guideへのリンクを追加しました。
- JESD204B IPコアに関する簡単な情報の表のタイプミスを編集しました。プラットフォーム・デザイナー (スタンダード) をプラットフォーム・デザイナーに変更しました。
- バージョン18.0のリソース使用率データとスピードグレード情報を改訂しました。
- JESD204B IPコアのパラメーターと信号の項をインテルCyclone 10 GXの情報で更新しました。
- デザイン階層に合わせた Signal Tapデバッグファイルの作成の項の手順を編集しました。
- テストベンチのシミュレーション・フローの項に、インテルStratix 10 デバイスの場合、TX/RX アナログおよびデジタルリセットのリセット・デアサート・スタガリングは、TX/RX Readyのアサートの前に発生します、という注記を追加しました。
|