JESD204B Intel® FPGA IPユーザーガイド

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ID 683442
日付 8/18/2022
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ドキュメント目次
ドキュメント目次 x
1. JESD204B IPのクイック・リファレンス 2. JESD204B Intel® FPGA IPについて 3. はじめに 4. JESD204B IPの機能の説明 5. JESD204B IPの確定的レイテンシーの実装ガイドライン 6. JESD204B IPのデバッグ・ガイドライン 7. JESD204B Intel® FPGA IPユーザーガイド・アーカイブ 8. JESD204B Intel® FPGA IPユーザーガイドの改訂履歴
2. JESD204B Intel® FPGA IPについて x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. データパスモード 2.4. IPバリエーション 2.5. JESD204B IPコンフィグレーション 2.6. チャネル・ボンディング 2.7. パフォーマンスとリソース使用率
2.5. JESD204B IPコンフィグレーション x
2.5.1. ランタイム・コンフィグレーション
3. はじめに x
3.1. Intel® FPGA IPコアの紹介 3.2. インテルFPGA IPコアのインストールとライセンス取得 3.3. Intel® FPGA IP Evaluation Mode 3.4. IPコアのアップグレード 3.5. IP Catalogとパラメーター・エディター 3.6. デザインのウォークスルー 3.7. JESD204Bのデザイン例 3.8. JESD204B IPデザインの考慮事項 3.9. JESD204B Intel® FPGA IPパラメーター 3.10. JESD204B IPのコンポーネント・ファイル 3.11. JESD204B IPのテストベンチ
3.6. デザインのウォークスルー x
3.6.1. 新しいインテルQuartus Primeプロジェクトの作成 3.6.2. IPのパラメーター化と生成 3.6.3. JESD204B IPコアデザインのコンパイル 3.6.4. FPGAデバイスのプログラミング
3.8. JESD204B IPデザインの考慮事項 x
3.8.1. プラットフォーム・デザイナーでのJESD204B IPの統合 3.8.2. ピンの割り当て 3.8.3. 外部トランシーバーPLLの追加 3.8.4. 入力クロックのタイミング制約
3.11. JESD204B IPのテストベンチ x
3.11.1. IPテストベンチの生成とシミュレーション 3.11.2. テストベンチのシミュレーション・フロー
3.11.1. IPテストベンチの生成とシミュレーション x
3.11.1.1. テストベンチ・シミュレーション・モデルの生成 3.11.1.2. IPテストベンチのシミュレーション
4. JESD204B IPの機能の説明 x
4.1. トランスミッター 4.2. レシーバー 4.3. 動作 4.4. クロッキング・スキーム 4.5. スキームのリセット 4.6. 信号 4.7. レジスター
4.1. トランスミッター x
4.1.1. TXデータリンク層 4.1.2. TX PHY層
4.1.1. TXデータリンク層 x
4.1.1.1. TX CGS 4.1.1.2. TX ILAS 4.1.1.3. ユーザー・データ・フェーズ
4.2. レシーバー x
4.2.1. RXデータリンク層 4.2.2. RX PHY層
4.2.1. RXデータリンク層 x
4.2.1.1. RX CGS 4.2.1.2. フレーム同期 4.2.1.3. フレーム・アライメント 4.2.1.4. レーン・アライメント 4.2.1.5. ILASデータ 4.2.1.6. 初期レーン同期
4.3. 動作 x
4.3.1. 動作モード 4.3.2. スクランブラーとデスクランブラー 4.3.3. SYNC_N信号 4.3.4. リンクの再初期化 4.3.5. リンク・スタートアップ・シーケンス 4.3.6. SYNC_N信号によるエラー報告
4.3.1. 動作モード x
4.3.1.1. Subclass 0動作モード 4.3.1.2. Subclass 1動作モード 4.3.1.3. Subclass 2動作モード
4.4. クロッキング・スキーム x
4.4.1. デバイスクロック 4.4.2. リンククロック 4.4.3. ローカル・マルチフレーム・クロック 4.4.4. クロック相関 4.4.5. トランシーバーのキャリブレーション・クロックソース
4.5. スキームのリセット x
4.5.1. リセットシーケンス 4.5.2. ADC–FPGAサブシステムのリセットシーケンス 4.5.3. FPGA–DACサブシステムのリセットシーケンス
4.6. 信号 x
4.6.1. トランスミッター信号 4.6.2. レシーバー信号
4.7. レジスター x
4.7.1. レジスター・アクセス・タイプの規則 4.7.2. トランスミッター・レジスター 4.7.3. レシーバーレジスター
5. JESD204B IPの確定的レイテンシーの実装ガイドライン x
5.1. 入力SYSREF信号の制約 5.2. プログラム可能なRBDオフセット 5.3. プログラム可能なLMFCオフセット 5.4. リンクの再初期化中の確定的レイテンシーの維持
6. JESD204B IPのデバッグ・ガイドライン x
6.1. クロッキング・スキーム 6.2. JESD204Bパラメーター 6.3. SPIプログラミング 6.4. コンバーターとFPGAの動作条件 6.5. 信号極性とFPGAピンの割り当て 6.6. デザイン階層に合わせたSignal Tapデバッグファイルの作成 6.7. システムコンソールを使用したJESD204Bリンクのデバッグ
6.6. デザイン階層に合わせたSignal Tapデバッグファイルの作成 x
6.6.1. 無関係な信号の削除とEタイルPHY信号の追加
1. JESD204B IPのクイック・リファレンス
2. JESD204B Intel® FPGA IPについて
3. はじめに
4. JESD204B IPの機能の説明
5. JESD204B IPの確定的レイテンシーの実装ガイドライン
6. JESD204B IPのデバッグ・ガイドライン
7. JESD204B Intel® FPGA IPユーザーガイド・アーカイブ
8. JESD204B Intel® FPGA IPユーザーガイドの改訂履歴

6.6. デザイン階層に合わせたSignal Tapデバッグファイルの作成

Signal Tapとシステムコンソールは、JESD204Bリンク関連の問題のデバッグに非常に役立つツールです。Signal Tapでは、信号の動的ビューを提供します。

インテル® Arria® 10、インテルCyclone 10 GX、およびインテルStratix 10デバイスの場合、 インテル® Quartus® Prime開発ソフトウェアは build_stp.tcl と <ip_core_name>.xml の2つのファイルを生成します。これらのファイルを使用して、デザイン階層に一致するプローブポイントを含むSignal Tapファイルを生成できます。

インテル® Quartus® Prime開発ソフトウェアでは、これらのファイルを <debug stp directory> に格納します。<debug stp directory>は、JESD204Bラッパーとデータパスに基づいて定義されます。

ファイル・ディレクトリー
JESD204Bラッパー データパス Debug stp directory
Both Base and PHY トランスミッター/デュプレックス <ip_variant_name>/altera_jesd204_tx_mlpcs_<Quartus_version>/synth/debug/stp
レシーバー <ip_variant_name>/altera_jesd204_rx_mlpcs_<Quartus_version>/synth/debug/stp
Base only トランスミッター <ip_variant_name>/altera_jesd204_tx_<Quartus_version>/synth/debug/stp
レシーバー <ip_variant_name>/altera_jesd204_rx_<Quartus_version>/synth/debug/stp
インテル® Quartus® Prime開発ソフトウェアで解析と合成を実行して、デザインを合成します。
  1. 解析と合成を実行します。
  2. View > Utility Windows > Tcl Consoleをクリックして、Tcl コンソールを開きます。
  3. に示すように、<debug stp directory>に移動します。
  4. Tcl コンソールで、次のコマンドを実行します。 
    source build_stp.tcl
  5. STPファイルを生成するには、次のコマンドを入力します。 
    main -stp_file <stp file name>.stp -xml_file 
<xml_file name>.xml -mode build
    <stp file name>.stp ファイルが<debug stp directory>に生成されます。
  6. ソフトウェア生成スクリプトは、 <stp file name>.stp ファイルでSignal Tap取得クロックを割り当てない場合があります。その結果、 インテル® Quartus® Prime開発ソフトウェアは、各インスタンスのクロックピン (auto_stp_external_clock) を自動的に作成します。生成されたSTPファイルに取得クロックを割り当てるために、 インテル® は、次の割り当てを実行することをお勧めします。
    JESD204B DuplexおよびSimplex (Both Base & PHY) または (PHY only) IPコアでは、
    • rx_linkインスタンスの場合、 rxlink_clk 信号を割り当てます。
    • tx_linkインスタンスの場合、txlink_clk 信号を割り当てます。
    • インテル® Stratix® 10 Eタイルデバイスを除く、サポートされているすべてのデバイスでは、

      rx_phyおよびtx_phyインスタンスの場合、トランシーバー・リセット・コントローラーの入力クロックを割り当てます。

    • インテル® Stratix® 10 Eタイルデバイスでは、
      rx_phyおよびtx_phyインスタンスの場合、rxphy_clk[0] および txphy_clk[0] を取得クロックとして割り当てます。その後、SDCスクリプトに次の set_false_path 制約を追加します。 
      set_false_path -from 
      <instance_name>|inst_phy|inst_xcvr|*counter_*x_ready|r_reset -to 
      auto_fab*sld_signaltap_inst*
    注: インテル® Stratix® 10 EタイルデバイスのPHY信号は異なります。無関係な信号を削除し、インテルStratix 10 EタイルデバイスのPHY信号をSignal Tap Logic Analyzerに追加します。無関係な信号の削除とEタイルPHY信号の追加 を参照してください。
    JESD204B Simplex (Base only) IPコアでは、
    • rx_linkインスタンスの場合、rxlink_clk 信号を割り当てます。
    • tx_linkインスタンスの場合、txlink_clk 信号を割り当てます。
    注: デザインに複数のJESD204Bインスタンスが含まれている場合、GUIパラメーター・エディターを使用すると、各IPコア名に適切なインスタンスを選択できます。シンプレックス・コアの場合、適切なSTPファイルを生成するために、RXインスタンスに続いてTXインスタンスを選択する必要があります。
  7. Saveをクリックして、変更したSTPを保存します。「Do you want to enable Signal Tap File "<stp file name>" for the current project?」 というメッセージが表示されたダイアログボックスが表示されます。Yesをクリックします。その後、デザインをコンパイルします。
  8. FPGAをプログラムするには、Tools > Programmerをクリックします。
  9. 生成されたSTPファイルが手順6の後に閉じられた場合は、もう一度開きます。
  10. IPコアのステートを観察するには、Signal Tap Logic AnalyzerでRun Analysisをクリックします。
    信号またはSignal Tapインスタンスが赤色で表示される場合があります。これは、それらがデザインで使用できないことを示しています。ほとんどの場合、これらの信号とインスタンスは安全に無視できます。これは、ソフトウェアが幅の広いバスと、デザインに含まれていない特定のインスタンスを生成するためです。

セクションの内容
無関係な信号の削除とEタイルPHY信号の追加

レベル 2 の表題