JESD204B Intel® FPGA IPユーザーガイド

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ID 683442
日付 8/18/2022
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ドキュメント目次
ドキュメント目次 x
1. JESD204B IPのクイック・リファレンス 2. JESD204B Intel® FPGA IPについて 3. はじめに 4. JESD204B IPの機能の説明 5. JESD204B IPの確定的レイテンシーの実装ガイドライン 6. JESD204B IPのデバッグ・ガイドライン 7. JESD204B Intel® FPGA IPユーザーガイド・アーカイブ 8. JESD204B Intel® FPGA IPユーザーガイドの改訂履歴
2. JESD204B Intel® FPGA IPについて x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. データパスモード 2.4. IPバリエーション 2.5. JESD204B IPコンフィグレーション 2.6. チャネル・ボンディング 2.7. パフォーマンスとリソース使用率
2.5. JESD204B IPコンフィグレーション x
2.5.1. ランタイム・コンフィグレーション
3. はじめに x
3.1. Intel® FPGA IPコアの紹介 3.2. インテルFPGA IPコアのインストールとライセンス取得 3.3. Intel® FPGA IP Evaluation Mode 3.4. IPコアのアップグレード 3.5. IP Catalogとパラメーター・エディター 3.6. デザインのウォークスルー 3.7. JESD204Bのデザイン例 3.8. JESD204B IPデザインの考慮事項 3.9. JESD204B Intel® FPGA IPパラメーター 3.10. JESD204B IPのコンポーネント・ファイル 3.11. JESD204B IPのテストベンチ
3.6. デザインのウォークスルー x
3.6.1. 新しいインテルQuartus Primeプロジェクトの作成 3.6.2. IPのパラメーター化と生成 3.6.3. JESD204B IPコアデザインのコンパイル 3.6.4. FPGAデバイスのプログラミング
3.8. JESD204B IPデザインの考慮事項 x
3.8.1. プラットフォーム・デザイナーでのJESD204B IPの統合 3.8.2. ピンの割り当て 3.8.3. 外部トランシーバーPLLの追加 3.8.4. 入力クロックのタイミング制約
3.11. JESD204B IPのテストベンチ x
3.11.1. IPテストベンチの生成とシミュレーション 3.11.2. テストベンチのシミュレーション・フロー
3.11.1. IPテストベンチの生成とシミュレーション x
3.11.1.1. テストベンチ・シミュレーション・モデルの生成 3.11.1.2. IPテストベンチのシミュレーション
4. JESD204B IPの機能の説明 x
4.1. トランスミッター 4.2. レシーバー 4.3. 動作 4.4. クロッキング・スキーム 4.5. スキームのリセット 4.6. 信号 4.7. レジスター
4.1. トランスミッター x
4.1.1. TXデータリンク層 4.1.2. TX PHY層
4.1.1. TXデータリンク層 x
4.1.1.1. TX CGS 4.1.1.2. TX ILAS 4.1.1.3. ユーザー・データ・フェーズ
4.2. レシーバー x
4.2.1. RXデータリンク層 4.2.2. RX PHY層
4.2.1. RXデータリンク層 x
4.2.1.1. RX CGS 4.2.1.2. フレーム同期 4.2.1.3. フレーム・アライメント 4.2.1.4. レーン・アライメント 4.2.1.5. ILASデータ 4.2.1.6. 初期レーン同期
4.3. 動作 x
4.3.1. 動作モード 4.3.2. スクランブラーとデスクランブラー 4.3.3. SYNC_N信号 4.3.4. リンクの再初期化 4.3.5. リンク・スタートアップ・シーケンス 4.3.6. SYNC_N信号によるエラー報告
4.3.1. 動作モード x
4.3.1.1. Subclass 0動作モード 4.3.1.2. Subclass 1動作モード 4.3.1.3. Subclass 2動作モード
4.4. クロッキング・スキーム x
4.4.1. デバイスクロック 4.4.2. リンククロック 4.4.3. ローカル・マルチフレーム・クロック 4.4.4. クロック相関 4.4.5. トランシーバーのキャリブレーション・クロックソース
4.5. スキームのリセット x
4.5.1. リセットシーケンス 4.5.2. ADC–FPGAサブシステムのリセットシーケンス 4.5.3. FPGA–DACサブシステムのリセットシーケンス
4.6. 信号 x
4.6.1. トランスミッター信号 4.6.2. レシーバー信号
4.7. レジスター x
4.7.1. レジスター・アクセス・タイプの規則 4.7.2. トランスミッター・レジスター 4.7.3. レシーバーレジスター
5. JESD204B IPの確定的レイテンシーの実装ガイドライン x
5.1. 入力SYSREF信号の制約 5.2. プログラム可能なRBDオフセット 5.3. プログラム可能なLMFCオフセット 5.4. リンクの再初期化中の確定的レイテンシーの維持
6. JESD204B IPのデバッグ・ガイドライン x
6.1. クロッキング・スキーム 6.2. JESD204Bパラメーター 6.3. SPIプログラミング 6.4. コンバーターとFPGAの動作条件 6.5. 信号極性とFPGAピンの割り当て 6.6. デザイン階層に合わせたSignal Tapデバッグファイルの作成 6.7. システムコンソールを使用したJESD204Bリンクのデバッグ
6.6. デザイン階層に合わせたSignal Tapデバッグファイルの作成 x
6.6.1. 無関係な信号の削除とEタイルPHY信号の追加
1. JESD204B IPのクイック・リファレンス
2. JESD204B Intel® FPGA IPについて
3. はじめに
4. JESD204B IPの機能の説明
5. JESD204B IPの確定的レイテンシーの実装ガイドライン
6. JESD204B IPのデバッグ・ガイドライン
7. JESD204B Intel® FPGA IPユーザーガイド・アーカイブ
8. JESD204B Intel® FPGA IPユーザーガイドの改訂履歴

4.5. スキームのリセット

JESD204B IPのすべてのリセットは同期リセット信号であり、同期的にアサートおよびデアサートする必要があります。
注: リセットのアサートおよびデアサート用に、リセットがそれぞれのクロックに同期していることを確認してください。
表 24.   JESD204B IPリセット
リセット信号 関連クロック 説明

txlink_rst_n

rxlink_rst_n

TX/RX Link Clock アクティブLowリセット。 インテル® は、次のことをお勧めします。
  • トランシーバーがリセット状態のときに、txlink_rst_n/rxlink_rst_n 信号と txframe_rst_n /rxframe_rst_n 信号をアサートします。
  • インテル® FPGA PLL IPがロックされ、Transceiver Reset Controllerからの tx_ready[] 信号がアサートされた後、txlink_rst_n 信号と txframe_rst_n 信号をデアサートします。
  • Transceiver CDRの rx_islockedtodata[] 信号とTransceiver Reset Controllerからの rx_ready[] 信号がアサートされた後、rxlink_rst_n 信号と rxframe_rst_n 信号をデアサートします。

txlink_rst_n/rxlink_rst_n 信号と txframe_rst_n /rxframe_rst_n 信号は同時にデアサートできます。これらのリセットは、CSRレジスターをコンフィグレーションした後にのみデアサートできます。

txframe_rst_n

rxframe_rst_n

TX/RX Frame Clock クロックおよびリセットユニットによって制御されるアクティブLowリセット。TX/RXリンククロックおよびTX/RXフレームクロックが同じ周波数の場合、両方が同じリセットを共有できます。

tx_analogreset[L-1:0]

rx_analogreset[L-1:0]

Transceiver Native PHY Analog Reset トランシーバー・リセット・コントローラーによって制御されるアクティブHighリセット。この信号は、TX/RX PMAをリセットします。
リンククロック、フレームクロック、およびAVSクロックリセット信号 (txlink_rst_n/rxlink_rst_n, txframe_rst_n/rxframe_rst_n および jesd204_tx_avs_rst_n/jesd204_rx_avs_rst_n) は、トランシーバーがリセットを解除した後にのみデアサートできます。28
注: この信号は、 インテル® Agilex™ および インテル® Stratix® 10 Eタイルデバイスには適用されません。

tx_analogreset_stat[L-1:0]

rx_analogreset_stat[L-1:0]

Transceiver Native PHY Analog Reset トランシーバー・リセット・コントローラーに接続されたTX PMAアナログ・リセット・ステータス・ポート。 29
注: この信号は、 インテル® Stratix® 10 LタイルおよびHタイルデバイスにのみ適用されます。

tx_digitalreset[L-1:0]

rx_digitalreset[L-1:0]

Transceiver Native PHY Digital Reset トランシーバー・リセット コントローラーによって制御されるアクティブHighリセット。この信号は、TX/RX PCSをリセットします。
リンククロック、フレームクロック、およびAVSクロックリセット信号 (txlink_rst_n/rxlink_rst_n, txframe_rst_n/rxframe_rst_n および jesd204_tx_avs_rst_n/jesd204_rx_avs_rst_n) は、トランシーバーがリセットを解除した後にのみデアサートできます。28
注: この信号は、 インテル® Agilex™ および インテル® Stratix® 10 Eタイルデバイスには適用されません。

tx_digitalreset_stat[L-1:0]

rx_digitalreset_stat[L-1:0]

Transceiver Native PHY Digital Reset トランシーバー・リセット・コントローラーに接続されたTX PCSデジタル・リセット・ステータス・ポート。29
注: この信号は、 インテル® Stratix® 10 LタイルおよびHタイルデバイスにのみ適用されます。

jesd204_tx_avs_rst_n

jesd204_rx_avs_rst_n

TX/RX AVS (CSR) Clock クロックおよびリセットユニットによって制御されるアクティブLowリセット。通常、コアPLLとトランシーバーPLLがロックされてリセットが解除された後、両方の信号をデアサートできます。ランタイム時にLMFを動的に変更する場合は、AVSリセットがデアサートされた後にCSRをプログラムできます。このフェーズは、コンフィグレーション・フェーズと呼ばれます。

コンフィグレーション・フェーズが完了したら、txlink_rst_n/rxlink_rst_n および txframe_rst_n/rxframe_rst_n 信号のみをデアサートできます。


セクションの内容
リセットシーケンス
ADC–FPGAサブシステムのリセットシーケンス
FPGA–DACサブシステムのリセットシーケンス

関連情報
28 tx_analogreset、rx_analogreset、tx_digitalreset、および rx_digitalreset 信号のタイミング図については、それぞれのトランシーバーPHY IPユーザーガイドを参照してください。
29 tx_analogreset_stat、rx_analogreset_stat、tx_digitalreset_stat、および rx_digitalreset_stat 信号のタイミング図については、 インテル® Stratix® 10 LタイルおよびHタイル・トランシーバーPHY IPユーザーガイドを参照してください。
レベル 2 の表題