JESD204B Intel® FPGA IPユーザーガイド

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ID 683442
日付 8/18/2022
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ドキュメント目次
ドキュメント目次 x
1. JESD204B IPのクイック・リファレンス 2. JESD204B Intel® FPGA IPについて 3. はじめに 4. JESD204B IPの機能の説明 5. JESD204B IPの確定的レイテンシーの実装ガイドライン 6. JESD204B IPのデバッグ・ガイドライン 7. JESD204B Intel® FPGA IPユーザーガイド・アーカイブ 8. JESD204B Intel® FPGA IPユーザーガイドの改訂履歴
2. JESD204B Intel® FPGA IPについて x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. データパスモード 2.4. IPバリエーション 2.5. JESD204B IPコンフィグレーション 2.6. チャネル・ボンディング 2.7. パフォーマンスとリソース使用率
2.5. JESD204B IPコンフィグレーション x
2.5.1. ランタイム・コンフィグレーション
3. はじめに x
3.1. Intel® FPGA IPコアの紹介 3.2. インテルFPGA IPコアのインストールとライセンス取得 3.3. Intel® FPGA IP Evaluation Mode 3.4. IPコアのアップグレード 3.5. IP Catalogとパラメーター・エディター 3.6. デザインのウォークスルー 3.7. JESD204Bのデザイン例 3.8. JESD204B IPデザインの考慮事項 3.9. JESD204B Intel® FPGA IPパラメーター 3.10. JESD204B IPのコンポーネント・ファイル 3.11. JESD204B IPのテストベンチ
3.6. デザインのウォークスルー x
3.6.1. 新しいインテルQuartus Primeプロジェクトの作成 3.6.2. IPのパラメーター化と生成 3.6.3. JESD204B IPコアデザインのコンパイル 3.6.4. FPGAデバイスのプログラミング
3.8. JESD204B IPデザインの考慮事項 x
3.8.1. プラットフォーム・デザイナーでのJESD204B IPの統合 3.8.2. ピンの割り当て 3.8.3. 外部トランシーバーPLLの追加 3.8.4. 入力クロックのタイミング制約
3.11. JESD204B IPのテストベンチ x
3.11.1. IPテストベンチの生成とシミュレーション 3.11.2. テストベンチのシミュレーション・フロー
3.11.1. IPテストベンチの生成とシミュレーション x
3.11.1.1. テストベンチ・シミュレーション・モデルの生成 3.11.1.2. IPテストベンチのシミュレーション
4. JESD204B IPの機能の説明 x
4.1. トランスミッター 4.2. レシーバー 4.3. 動作 4.4. クロッキング・スキーム 4.5. スキームのリセット 4.6. 信号 4.7. レジスター
4.1. トランスミッター x
4.1.1. TXデータリンク層 4.1.2. TX PHY層
4.1.1. TXデータリンク層 x
4.1.1.1. TX CGS 4.1.1.2. TX ILAS 4.1.1.3. ユーザー・データ・フェーズ
4.2. レシーバー x
4.2.1. RXデータリンク層 4.2.2. RX PHY層
4.2.1. RXデータリンク層 x
4.2.1.1. RX CGS 4.2.1.2. フレーム同期 4.2.1.3. フレーム・アライメント 4.2.1.4. レーン・アライメント 4.2.1.5. ILASデータ 4.2.1.6. 初期レーン同期
4.3. 動作 x
4.3.1. 動作モード 4.3.2. スクランブラーとデスクランブラー 4.3.3. SYNC_N信号 4.3.4. リンクの再初期化 4.3.5. リンク・スタートアップ・シーケンス 4.3.6. SYNC_N信号によるエラー報告
4.3.1. 動作モード x
4.3.1.1. Subclass 0動作モード 4.3.1.2. Subclass 1動作モード 4.3.1.3. Subclass 2動作モード
4.4. クロッキング・スキーム x
4.4.1. デバイスクロック 4.4.2. リンククロック 4.4.3. ローカル・マルチフレーム・クロック 4.4.4. クロック相関 4.4.5. トランシーバーのキャリブレーション・クロックソース
4.5. スキームのリセット x
4.5.1. リセットシーケンス 4.5.2. ADC–FPGAサブシステムのリセットシーケンス 4.5.3. FPGA–DACサブシステムのリセットシーケンス
4.6. 信号 x
4.6.1. トランスミッター信号 4.6.2. レシーバー信号
4.7. レジスター x
4.7.1. レジスター・アクセス・タイプの規則 4.7.2. トランスミッター・レジスター 4.7.3. レシーバーレジスター
5. JESD204B IPの確定的レイテンシーの実装ガイドライン x
5.1. 入力SYSREF信号の制約 5.2. プログラム可能なRBDオフセット 5.3. プログラム可能なLMFCオフセット 5.4. リンクの再初期化中の確定的レイテンシーの維持
6. JESD204B IPのデバッグ・ガイドライン x
6.1. クロッキング・スキーム 6.2. JESD204Bパラメーター 6.3. SPIプログラミング 6.4. コンバーターとFPGAの動作条件 6.5. 信号極性とFPGAピンの割り当て 6.6. デザイン階層に合わせたSignal Tapデバッグファイルの作成 6.7. システムコンソールを使用したJESD204Bリンクのデバッグ
6.6. デザイン階層に合わせたSignal Tapデバッグファイルの作成 x
6.6.1. 無関係な信号の削除とEタイルPHY信号の追加
1. JESD204B IPのクイック・リファレンス
2. JESD204B Intel® FPGA IPについて
3. はじめに
4. JESD204B IPの機能の説明
5. JESD204B IPの確定的レイテンシーの実装ガイドライン
6. JESD204B IPのデバッグ・ガイドライン
7. JESD204B Intel® FPGA IPユーザーガイド・アーカイブ
8. JESD204B Intel® FPGA IPユーザーガイドの改訂履歴

3.8.4. 入力クロックのタイミング制約

JESD204B IPバリエーションを生成すると、インテルQuartus Prime開発ソフトウェアは、IPへの入力クロックのタイミング制約を指定するSynopsys Design Constraints File (.sdc) を生成します。

JESD204B IPを生成する際、デザインはまだ完成しておらず、JESD204B IPはまだデザインに接続されていません。最終的なクロック名とパスはまだわかっていません。したがって、 インテル® Quartus® Prime開発ソフトウェアは、自動的に生成する .sdc ファイルに最終的な信号名を組み込むことができません。代わりに、このファイルのクロック信号名を手動で変更して、これらの制約をフルデザインのタイミング制約と統合する必要があります。

この項では、インテルQuartus Prime開発ソフトウェアがIPで生成するタイミング制約をデザインのタイミング制約に統合する方法について説明します。

インテル® Quartus® Prime開発ソフトウェアでは、JESD204B IPのタイミング制約を含む altera_jesd204.sdc ファイルを自動的に生成します。

入力クロックポートで、3つのクロックが作成されます。
  • JESD204B TX IP:
    • txlink_clk
    • reconfig_to_xcvr[0] (Arria V、 Cyclone® V、および Stratix® Vデバイスのみ)
    • reconfig_clk (インテルArria 10、インテルCyclone 10 GX、およびインテルStratix 10デバイスのみ)
    • tx_avs_clk
  • JESD204B RX IP:
    • rxlink_clk
    • reconfig_to_xcvr[0] (Arria V、 Cyclone® V、および Stratix® Vデバイスのみ)
    • reconfig_clk (インテルArria 10、インテルCyclone 10 GX、およびインテルStratix 10デバイスのみ)
    • rx_avs_clk
機能的なシステムデザインでは、これらのクロック (reconfig_to_xcvr[0] クロックを除く) は通常、コアPLLによって提供されます。

プロジェクトの .sdc ファイルで、次のコマンド変更を行います。

  • create_clock コマンドを使用することで、PLLクロック・リファレンス・ピンの周波数を指定します。
  • derive_pll_clocks コマンドを使用して、PLL Intel FPGA IP (Arria V、Cyclone V、およびStratix Vの場合) またはIOPLL Intel FPGA IP (インテルArria 10およびインテルCyclone 10 GXの場合) から、PLL生成出力クロックを導出します。
  • インテル® Stratix® 10デバイスの場合、Intel FPGA IOPLL IPコアには、PLLコンフィグレーションに基づいてPLLクロックを導出するSDCファイルがあります。トップレベルのSDCファイルに、derive_pll_clocks コマンドを追加する必要はありません。
  • altera_jesd204.sdc ファイル内のtxlink_clk、reconfig_to_xcvr[0] または reconfig_clk、および tx_avs_clk、rxlink_clk、および rx_avs_clk クロックの create_clock コマンドをコメントアウトします。
  • report_clock コマンドを使用して、txlink_clk、reconfig_clk、および tx_avs_clk、rxlink_clk、および rx_avs_clk クロックに関連するベースおよび生成クロック名を識別します。
  • set_clock_groups コマンドを使用して、デザインのベースクロックと生成クロックの関係を記述します。

デザインが完成したら、フルデザインのIPインスタンス名とデザイン階層の両方を考慮して、.sdc ファイルのクロック名をフルデザインのクロック名に変更する必要があります。例えば、JESD204B IPが txlink_clk、rxlink_clk、pll_ref_clk、tx_avs_clk、rx_avs_clk、および reconfig_clk (インテルArria 10、インテルCyclone 10 GX、およびインテルStratix 10デバイスのみ) クロック間の非同期タイミングを処理する場合など、デザインに基づいてタイミング例外を追加する場合は注意してください。

次の表では、altera_jesd204.sdc のクロック名とユーザーデザインの入力クロック名の例を示しています。この例では、refclk ピンにトランシーバーTX PLLおよびCDR用の専用入力クロックがあります。device_clk は、コアPLL clkin ピンへの入力です。IPおよびトランシーバーの Avalon® メモリーマップド・インターフェイスには、周波数の異なる個別の外部クロックソースがあります。

表 13.  例A
altera_jesd204.sdcでの元のクロック名 ユーザーデザインの入力クロック名 周波数 (MHz) 推奨されるSDCタイミング制約
tx_pll_ref_clk xcvr_tx_rx_refclk 250

create_clock -name xcvr_tx_rx_refclk -period 4.0 [get_ports xcvr_tx_rx_refclk ]

create_clock -name device_clk -period 8.0 [get_ports device_clk]

create_clock -name jesd204_avs_clk -period 10.0 [get_ports jesd204_avs_clk]

create_clock -name phy_mgmt_clk -period 13.3 [get_ports phy_mgmt_clk]

derive_pll_clocks

set_clock_groups -asynchronous \

-group {xcvr_tx_rx_refclk \

<base and generated clock names as reported by report_clock commands> \

} \

-group {device_clk \

<base and generated clock names as reported by report_clock commands> \

} \

-group {jesd204_avs_clk} \

-group {phy_mgmt_clk \

<base and generated clock names as reported by report_clock commands> \

}
rx_pll_ref_clk
txlink_clk device_clk 125
rxlink_clk
tx_avs_clk jesd204_avs_clk 100
rx_avs_clk
reconfig_clk 16 phy_mgmt_clk 75

ただし、デザインで rx_avs_clk および reconfig_clk を同じクロックに接続する必要がある場合は、それらを同じクロックグループに配置する必要があります。

次の表では、このデザインの device_clk がトランシーバー refclk ピンへの入力である例を示しています。IPの Avalon® メモリーマップド・インターフェイスは、トランシーバー管理クロックと同じクロックソースを共有します。

表 14.  例B
altera_jesd204.sdcでの元のクロック名 ユーザーデザインの入力クロック名 周波数 (MHz) 推奨されるSDCタイミング制約
tx_pll_ref_clk device_clk 125

create_clock -name device_clk -period 8.0 [get_ports device_clk]

create_clock -name mgmt_clk -period 10.0 [get_ports mgmt_clk]

derive_pll_clocks

set_clock_groups -asynchronous \

-group {device_clk \

<base and generated clock names as reported by report_clock commands> \

} \

-group {mgmt_clk \

<base and generated clock names as reported by report_clock commands> \

}
rx_pll_ref_clk
txlink_clk
rxlink_clk
tx_avs_clk mgmt_clk 100
rx_avs_clk
reconfig_clk 17
16 インテルArria 10、インテルCyclone 10 GX、およびインテルStratix 10のみ。
17 インテルAgilex、インテルStratix 10、インテルCyclone 10 GX、およびインテルArria 10のみ。
レベル 2 の表題