JESD204B Intel® FPGA IPユーザーガイド

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ID 683442
日付 8/18/2022
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ドキュメント目次
ドキュメント目次 x
1. JESD204B IPのクイック・リファレンス 2. JESD204B Intel® FPGA IPについて 3. はじめに 4. JESD204B IPの機能の説明 5. JESD204B IPの確定的レイテンシーの実装ガイドライン 6. JESD204B IPのデバッグ・ガイドライン 7. JESD204B Intel® FPGA IPユーザーガイド・アーカイブ 8. JESD204B Intel® FPGA IPユーザーガイドの改訂履歴
2. JESD204B Intel® FPGA IPについて x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. データパスモード 2.4. IPバリエーション 2.5. JESD204B IPコンフィグレーション 2.6. チャネル・ボンディング 2.7. パフォーマンスとリソース使用率
2.5. JESD204B IPコンフィグレーション x
2.5.1. ランタイム・コンフィグレーション
3. はじめに x
3.1. Intel® FPGA IPコアの紹介 3.2. インテルFPGA IPコアのインストールとライセンス取得 3.3. Intel® FPGA IP Evaluation Mode 3.4. IPコアのアップグレード 3.5. IP Catalogとパラメーター・エディター 3.6. デザインのウォークスルー 3.7. JESD204Bのデザイン例 3.8. JESD204B IPデザインの考慮事項 3.9. JESD204B Intel® FPGA IPパラメーター 3.10. JESD204B IPのコンポーネント・ファイル 3.11. JESD204B IPのテストベンチ
3.6. デザインのウォークスルー x
3.6.1. 新しいインテルQuartus Primeプロジェクトの作成 3.6.2. IPのパラメーター化と生成 3.6.3. JESD204B IPコアデザインのコンパイル 3.6.4. FPGAデバイスのプログラミング
3.8. JESD204B IPデザインの考慮事項 x
3.8.1. プラットフォーム・デザイナーでのJESD204B IPの統合 3.8.2. ピンの割り当て 3.8.3. 外部トランシーバーPLLの追加 3.8.4. 入力クロックのタイミング制約
3.11. JESD204B IPのテストベンチ x
3.11.1. IPテストベンチの生成とシミュレーション 3.11.2. テストベンチのシミュレーション・フロー
3.11.1. IPテストベンチの生成とシミュレーション x
3.11.1.1. テストベンチ・シミュレーション・モデルの生成 3.11.1.2. IPテストベンチのシミュレーション
4. JESD204B IPの機能の説明 x
4.1. トランスミッター 4.2. レシーバー 4.3. 動作 4.4. クロッキング・スキーム 4.5. スキームのリセット 4.6. 信号 4.7. レジスター
4.1. トランスミッター x
4.1.1. TXデータリンク層 4.1.2. TX PHY層
4.1.1. TXデータリンク層 x
4.1.1.1. TX CGS 4.1.1.2. TX ILAS 4.1.1.3. ユーザー・データ・フェーズ
4.2. レシーバー x
4.2.1. RXデータリンク層 4.2.2. RX PHY層
4.2.1. RXデータリンク層 x
4.2.1.1. RX CGS 4.2.1.2. フレーム同期 4.2.1.3. フレーム・アライメント 4.2.1.4. レーン・アライメント 4.2.1.5. ILASデータ 4.2.1.6. 初期レーン同期
4.3. 動作 x
4.3.1. 動作モード 4.3.2. スクランブラーとデスクランブラー 4.3.3. SYNC_N信号 4.3.4. リンクの再初期化 4.3.5. リンク・スタートアップ・シーケンス 4.3.6. SYNC_N信号によるエラー報告
4.3.1. 動作モード x
4.3.1.1. Subclass 0動作モード 4.3.1.2. Subclass 1動作モード 4.3.1.3. Subclass 2動作モード
4.4. クロッキング・スキーム x
4.4.1. デバイスクロック 4.4.2. リンククロック 4.4.3. ローカル・マルチフレーム・クロック 4.4.4. クロック相関 4.4.5. トランシーバーのキャリブレーション・クロックソース
4.5. スキームのリセット x
4.5.1. リセットシーケンス 4.5.2. ADC–FPGAサブシステムのリセットシーケンス 4.5.3. FPGA–DACサブシステムのリセットシーケンス
4.6. 信号 x
4.6.1. トランスミッター信号 4.6.2. レシーバー信号
4.7. レジスター x
4.7.1. レジスター・アクセス・タイプの規則 4.7.2. トランスミッター・レジスター 4.7.3. レシーバーレジスター
5. JESD204B IPの確定的レイテンシーの実装ガイドライン x
5.1. 入力SYSREF信号の制約 5.2. プログラム可能なRBDオフセット 5.3. プログラム可能なLMFCオフセット 5.4. リンクの再初期化中の確定的レイテンシーの維持
6. JESD204B IPのデバッグ・ガイドライン x
6.1. クロッキング・スキーム 6.2. JESD204Bパラメーター 6.3. SPIプログラミング 6.4. コンバーターとFPGAの動作条件 6.5. 信号極性とFPGAピンの割り当て 6.6. デザイン階層に合わせたSignal Tapデバッグファイルの作成 6.7. システムコンソールを使用したJESD204Bリンクのデバッグ
6.6. デザイン階層に合わせたSignal Tapデバッグファイルの作成 x
6.6.1. 無関係な信号の削除とEタイルPHY信号の追加
1. JESD204B IPのクイック・リファレンス
2. JESD204B Intel® FPGA IPについて
3. はじめに
4. JESD204B IPの機能の説明
5. JESD204B IPの確定的レイテンシーの実装ガイドライン
6. JESD204B IPのデバッグ・ガイドライン
7. JESD204B Intel® FPGA IPユーザーガイド・アーカイブ
8. JESD204B Intel® FPGA IPユーザーガイドの改訂履歴

6.7. システムコンソールを使用したJESD204Bリンクのデバッグ

システムコンソールは、 Avalon® メモリーマップド・インターフェイスを介してJESD204B IPレジスターセットへのアクセスを提供します。

システムコンソールを使用するには、デザインに、JTAG-to-Avalon-MM Masterブリッジまたは Nios® II Processorコンポーネントを備えたプラットフォーム・デザイナーのサブシステムが含まれている必要があります。IPがプラットフォーム・デザイナーのサブシステムに存在する場合、JESD204B IP Avalon® メモリーマップド・インターフェイスを、プラットフォーム・デザイナー相互接続を介して Avalon® メモリーマップド・マスターに直接接続します。それ以外の場合で、IPがプラットフォーム・デザイナーのサブシステムの一部でないときは、Merlinスレーブ・トランスレーターを介して Avalon® メモリーマップド・インターフェイスを接続します。

インテル® Stratix® 10 Eタイルデバイスを除くすべてのデバイスのPHY層

<ip_variant_name> .vで次の信号を使用して、PHYステータスを確認します。

表 90.   インテル® Stratix® 10 Eタイルデバイスを除いたサポートされているすべてのデバイスのPHYステータス信号
デザイン 信号
RX
  • rx_is_lockedtodata
  • rx_analogreset
  • rx_digitalreset
  • rx_cal_busy
TX
  • pll_locked
  • pll_powerdown
  • tx_analogreset
  • tx_digitalreset
  • tx_cal_busy
RXおよびTX (デュプレックス)
  • rx_is_lockedtodata
  • rx_analogreset
  • rx_digitalreset
  • rx_cal_busy
  • rx_seriallpbken
  • pll_locked
  • pll_powerdown
  • tx_analogreset
  • tx_digitalreset
  • tx_cal_busy

Signal Tap Logic Analyzerのサンプリング・クロックとして、rxphy_clk[0] または txphy_clk[0] 信号を使用します。

JESD204B RX パスの通常動作では、各レーンの rx_is_lockedtodata ビットは「1」である必要があり、各レーンの rx_cal_busy、rx_analogreset、および rx_digitalreset ビットは「0」である必要があります。

JESD204B TXパスの通常動作では、各レーンの pll_locked ビットを「1」にし、各レーンの tx_cal_busy、pll_powerdown、tx_analogreset、および tx_digitalreset ビットを「0」にする必要があります。

クロックをFPGAの CLKOUT ピンに接続して、rxphy_clk または txphy_clk の周波数を測定します。周波数は、Hard PCSまたはSoft PCSモードのPCSオプションのリンククロック周波数と同じである必要があります。周波数は、PMA DirectモードのPCSオプションのリンククロック周波数の半分です。

インテル® Stratix® 10 EタイルデバイスのPHY層

<ip_variant_name> .vで次の信号を使用して、PHYステータスを確認します。

表 91.   インテル® Stratix® 10 EタイルデバイスのPHYステータス信号
デザイン 信号
RX
  • rx_is_lockedtodata
  • phy_rx_ready
  • phy_rx_pma_ready
TX
  • phy_tx_ready
  • phy_tx_pma_ready
rxphy_clk[0] または txphy_clk[0] 信号を取得クロックとして使用します。その後、SDCスクリプトに次の set_false_path 制約を追加します。 
set_false_path -from 
<instance_name>|inst_phy|inst_xcvr|*counter_*x_ready|r_reset -to 
auto_fab*sld_signaltap_inst*

JESD204B RXパスの通常動作では、各レーンの phy_rx_pma_ready、phy_rx_ready、および rx_islockedtodata ビットが「1」である必要があります。

JESD204B TXパスの通常動作では、各レーンの phy_tx_pma_ready および phy_tx_ready ビットが「1」である必要があります。

クロックをFPGAの CLKOUT ピンに接続して、rxphy_clk または txphy_clk の周波数を測定します。周波数はリンククロック周波数と同じである必要があります。

リンク層

<ip_variant_name> _inst_phy.vで次の信号を使用して、RXおよびTX PHYリンク層インターフェイスの動作を確認します。

表 92.  RXおよびTX PHYリンク層の信号
デザイン 信号
RX
  • jesd204_rx_pcs_data
  • jesd204_rx_pcs_data_valid
  • jesd204_rx_pcs_kchar_data
  • jesd204_rx_pcs_errdetect
  • jesd204_rx_pcs_disperr
TX
  • jesd204_tx_pcs_data
  • jesd204_tx_pcs_kchar_data

<ip_variant_name> .vで次の信号を使用して、リンク層の動作を確認します。

表 93.  RXおよびTXリンク層の信号
デザイン 信号
RX
  • jesd204_rx_avs_rst_n
  • rxlink_rst_n_reset_n
  • rx_sysref (Subclass 1のみ)
  • rx_dev_sync_n
  • jesd204_rx_int
  • alldev_lane_aligned
  • dev_lane_aligned
  • rx_somf

rxlink_clk 信号をサンプリング・クロックとして使用します。

TX
  • jesd204_tx_avs_rst_n
  • txlink_rst_n_reset_n
  • tx_sysref (Subclass 1のみ)
  • sync_n
  • tx_dev_sync_n
  • mdev_sync_n
  • jesd204_tx_int

インテルでは、DAC SPIレジスターまたはDACメーカーが提供するデバッグ機能にアクセスして、JESD204Bの機能を検証することをお勧めします。

図 34. JESD204Bリンクの初期化これは、JESD204Bリンクの初期化中のSignal Tapイメージです。JESD204Bリンクには、2つのトランシーバー・チャネル (L = 2) があります。


タイミング図の説明は、次のとおりです。

  • a. JESD204Bリンクがリセットされていません。
  • b. RX CDRはロックされ、PCSは有効な文字をリンク層に出力します。
  • c. 連続ディスパリティー・エラーは発生せず、PCS内の8B/10Bブロックは受信文字を正常にデコードします。
  • d. ADCは/K/文字またはBC 16進数をFPGAに送信し、FPGAはCGSフェーズを開始します。
  • e. 4つの連続した/K/文字を受信すると、リンク層は rx_dev_sync_n 信号をデアサートします。
  • f. ADCが/K/文字の後に/R/または1Cの16進数を送信すると、JESD204BリンクはCGSからILASフェーズに移行します。
  • g. ILASフェーズの2番目のマルチフレームの開始。2番目のマルチフレームには、JESD204Bリンク・コンフィグレーション・データが含まれます。
  • h. 3番目のマルチフレームの開始。
  • i. 4番目のマルチフレームの開始。
  • j. デバイスレーンのアライメントが達成されます。この例では、デバイスが1つしかなく、dev_lane_aligned が alldev_lane_aligned に接続され、両方の信号が一緒にアサートされます。
  • k. ユーザーデータがJESD204Bリンクを介してストリーミングされるユーザー・データ・フェーズの開始。

トランスポート層

altera_jesd204_transport_rx_top.svでこれらの信号を使用して、RXトランスポート層の動作を確認します。

  • jesd204_rx_dataout
  • jesd204_rx_data_valid
  • jesd204_rx_data_ready
  • jesd204_rx_link_data_ready
  • jesd204_rx_link_error
  • rxframe_rst_n

rxframe_clk 信号をサンプリング・クロックとして使用します。

通常動作では、jesd204_rx_data_valid、jesd204_rx_data_ready、および jesd204_rx_link_data_ready 信号をアサートし、jesd204_rx_link_error をデアサートする必要があります。jesd204_rx_dataout バスでランプ波または正弦波のテストパターンを表示できます。

図 35.  jesd204_rx_dataout バスのランプパターンこれは、ADCからランプパターンが送信されたJESD204Bユーザー・データ・フェーズ中のSignal Tap IIのイメージです。


altera_jesd204_transport_tx_top.svでこれらの信号を使用して、TXトランスポート層の動作を確認します。

  • txframe_rst_n
  • jesd204_tx_datain
  • jesd204_tx_data_valid
  • jesd204_tx_data_ready
  • jesd204_tx_link_early_ready
  • jesd204_tx_link_data_valid
  • jesd204_tx_link_error

txframe_clk 信号をサンプリング・クロックとして使用します。

通常動作では、jesd204_tx_data_valid、jesd204_tx_data_ready、jesd204_tx_link_early_ready、および jesd204_tx_link_data_valid 信号をアサートし、jesd204_tx_link_error をデアサートする必要があります。jesd204_tx_datain バスを参照することで、ユーザーデータの配置 (Design Examples for JESD204B IP Core User Guide内、TX Path Data Remappingの項のデータマッピングの表に記載) を確認できます。

関連情報
レベル 2 の表題