Low Latency 100G Ethernet Intel® IPコア・ユーザーガイド: インテル® Stratix® 10デバイス用

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ID 683100
日付 5/21/2021
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ドキュメント目次
ドキュメント目次 x
1. Low Latency 100G Ethernet Intel FPGA IPの概要 2. はじめに 3. IPコアのパラメーター 4. 機能の説明 5. リセット 6. インターフェイスおよび信号の説明 7. レジスター 8. リンクのデバッグ 9. Ethernet Toolkitの概要 10. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドのアーカイブ 11. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドの改訂履歴
1. Low Latency 100G Ethernet Intel FPGA IPの概要 x
1.1. Low Latency 100G Ethernet Intel FPGA IPコアでサポートされている機能 1.2. IPコアのデバイスファミリーおよびスピードグレードのサポート 1.3. IPコアの検証 1.4. パフォーマンスおよびリソース使用率 1.5. リリース情報
1.2. IPコアのデバイスファミリーおよびスピードグレードのサポート x
1.2.1. Low Latency 100G Ethernet Intel FPGA IPコアによるデバイスファミリーのサポート 1.2.2. Low Latency 100G Ethernet Intel FPGA IPコアによるデバイスのスピードグレードのサポート
1.3. IPコアの検証 x
1.3.1. シミュレーション環境 1.3.2. コンパイルのチェック 1.3.3. ハードウェアのテスト
2. はじめに x
2.1. Intel® FPGA IPコアのインストールとライセンス取得 2.2. IPコアのパラメーターとオプションの指定 2.3. IPコアのシミュレーション 2.4. 生成ファイルの構造 2.5. IPコアのデザインへの統合 2.6. IPコアのテストベンチ 2.7. フルデザインのコンパイルおよびFPGAのプログラミング
2.5. IPコアのデザインへの統合 x
2.5.1. ピン･アサインメント 2.5.2. トランシーバーPLLの追加 2.5.3. Low Latency 100G Ethernet Intel FPGA IPコアの配置設定
4. 機能の説明 x
4.1. システムの概要 4.2. Low Latency 100G Ethernet Intel FPGA IPコアのTXデータパス 4.3. Low Latency 100G Ethernet Intel FPGA IPコアのRXデータパス 4.4. フロー制御 4.5. イーサネット送信に対するユーザー・インターフェイス 4.6. オート・ネゴシエーションおよびリンク・トレーニング 4.7. 自動適応
4.2. Low Latency 100G Ethernet Intel FPGA IPコアのTXデータパス x
4.2.1. プリアンブル、スタート、およびSFD挿入 4.2.2. Length/Typeフィールドの処理 4.2.3. フレームパディング 4.2.4. フレーム・チェック・シーケンス (CRC-32) の挿入 4.2.5. パケット間ギャップの調整 4.2.6. エラー挿入テストおよびデバッグ機能 4.2.7. TX PCS 4.2.8. TX RSFEC
4.3. Low Latency 100G Ethernet Intel FPGA IPコアのRXデータパス x
4.3.1. Low Latency 100G Ethernet Intel FPGA IPコアのプリアンブル処理 4.3.2. IPコアによる厳密SFDチェック 4.3.3. Low Latency 100G Ethernet Intel FPGA IPコアのFCS (CRC-32) の除去 4.3.4. Low Latency 100G Ethernet Intel FPGA IPコアのCRCチェック 4.3.5. Low Latency 100G Ethernet Intel FPGA IPコアの不正形式パケット処理 4.3.6. RXのCRC転送 4.3.7. パケット間ギャップ 4.3.8. RX PCS 4.3.9. RX RSFEC
4.4. フロー制御 x
4.4.1. TXのPause/PFCフロー制御送信 4.4.2. XON/XOFF一時停止フレーム
4.5. イーサネット送信に対するユーザー・インターフェイス x
4.5.1. 送信の順序 4.5.2. TXおよびRXデータパスのビット順序
6. インターフェイスおよび信号の説明 x
6.1. ユーザーロジックに対するTX MACインターフェイス 6.2. ユーザーロジックに対するRX MACインターフェイス 6.3. トランシーバー 6.4. トランシーバー・リコンフィグレーション信号 6.5. Avalon-MM管理インターフェイス 6.6. その他のステータス信号およびデバッグ信号 6.7. リセット信号 6.8. クロック 6.9. Flow Control Interface
6.4. トランシーバー・リコンフィグレーション信号 x
6.4.1. バックグラウンド・キャリブレーションのディスエーブル
7. レジスター x
7.1. PHYレジスター 7.2. TX MACレジスター 7.3. RX MACレジスター 7.4. Pause/PFC Flow Controlレジスター 7.5. 統計情報レジスター 7.6. TX Reed-Solomon FECレジスター 7.7. RX Reed-Solomon FECレジスター 7.8. Auto NegotiationおよびLink Trainingレジスター
7.5. 統計情報レジスター x
7.5.1. TX統計情報レジスター 7.5.2. RX統計情報レジスター
7.8. Auto NegotiationおよびLink Trainingレジスター x
7.8.1. AN/LT Sequencer Config 7.8.2. AN/LT Sequencer Status 7.8.3. Auto Negotiation Configレジスター1 7.8.4. Auto Negotiation Configレジスター2 7.8.5. Auto Negotiation Statusレジスター 7.8.6. Auto Negotiation Configレジスター3 7.8.7. Auto Negotiation Configレジスター4 7.8.8. Auto Negotiation Configレジスター5 7.8.9. Auto Negotiation Configレジスター6 7.8.10. Auto Negotiation Statusレジスター1 7.8.11. Auto Negotiation Statusレジスター2 7.8.12. Auto Negotiation Statusレジスター3 7.8.13. Auto Negotiation Statusレジスター4 7.8.14. Auto Negotiation Statusレジスター5 7.8.15. Link Training Configレジスター1 7.8.16. Link Training Configレジスター2 7.8.17. Link Training Statusレジスター1 7.8.18. レーン0のLink Training Configレジスター 7.8.19. レーン0のLink Training Frame Contents 7.8.20. レーン0のLocal Transceiver TX EQ 1 Settings 7.8.21. レーン0のLocal Transceiver TX EQ 2 Settings 7.8.22. ローカル・リンク・トレーニングのパラメーター 7.8.23. レーン1のLink Training Configレジスター 7.8.24. レーン1のLink Training Frame Contents 7.8.25. レーン1のLocal Transceiver TX EQ 1 Settings 7.8.26. レーン1のLocal Transceiver TX EQ 2 Settings 7.8.27. レーン2のLink Training Configレジスター 7.8.28. レーン2のLink Training Frame Contents 7.8.29. レーン2のLocal Transceiver TX EQ 1 Settings 7.8.30. レーン2のLocal Transceiver TX EQ 2 Settings 7.8.31. レーン3のLink Training Configレジスター 7.8.32. レーン3のLink Training Frame Contents 7.8.33. レーン3のLocal Transceiver TX EQ 1 Settings 7.8.34. レーン3のLocal Transceiver TX EQ 2 Settings
9. Ethernet Toolkitの概要 x
9.1. 機能
1. Low Latency 100G Ethernet Intel FPGA IPの概要
2. はじめに
3. IPコアのパラメーター
4. 機能の説明
5. リセット
6. インターフェイスおよび信号の説明
7. レジスター
8. リンクのデバッグ
9. Ethernet Toolkitの概要
10. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドのアーカイブ
11. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドの改訂履歴

11. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドの改訂履歴

ドキュメント・バージョン インテル® Quartus® Primeバージョン IPバージョン 変更内容
2021.05.21 21.1 19.2.0 インテルAgilex™ デバイスファミリーのサポートを削除しました。
2020.09.28 20.3 — 次の変更を行いました。
  • タイトルを、Low Latency 100G Ethernet Intel Stratix 10 FPGA IP Core User GuideからLow Latency 100G Ethernet Intel FPGA IP Core User Guide: For Intel Stratix 10 and インテル® Agilex™ Devicesに改訂しました。このユーザーガイドは、 インテル® Stratix® 10デバイスおよびインテルAgilexデバイスをサポートしています。
  • インテルAgilexデバイスへのサポートを追加しました。
  • パフォーマンスおよびリソース使用率の項を更新しました。
    • インテル® Stratix® 10デバイスのリソース使用率を、IPコアによる インテル® Stratix® 10デバイスのFPGAリソース使用率の表で更新しました。
    • インテルAgilexデバイスのリソース使用率を、IP Core FPGA Resource Utilization for インテル® Agilex™ Devicesの表に追加しました。
  • Low Latency 100G Ethernet Intel FPGA IPの信号およびインターフェイスの図を更新しました。
  • TX/RX MAC Interface to User Logicの項からフロー制御信号を削除しました。新しいトピックであるFlow Control Interfaceを作成して、pause_isert_tx0/tx1 信号および pause_insert_rx 信号を含めました。
  • リコンフィグレーション・アドレスの幅を reconfig_address[13:0] から reconfig_address[12:0] に修正しました。
  • ユーザーロジックに対するTX MACインターフェイスの項で、TX Avalon-STクライアント・インターフェイスのトラフィックを表示する図を修正しました。
  • 新しい項を追加しました。
    • 自動適応
    • Ethernet Toolkit
2020.04.13 20.1 19.2.0 次の変更を行いました。
  • トランシーバーPLLの追加の項で、PLLコンフィグレーションに関する情報を更新しました。TXトランシーバーPLLは、2つのIntel Stratix 10 ATX PLL IPコアでインスタンス化されます。1つはメインATX PLLとして、もう1つはクロックバッファーとして使用されます。
  • PMAレジスターのワードオフセットを、 Low Latency 100G Ethernet Intel FPGA IPコアのレジスターマップの概要の表に追加しました。
2020.03.16 19.4 19.1.1
  • Low Latency 100G Ethernet Intel FPGA IPコアによるデバイスファミリーのサポートの表で、 インテル® Stratix® 10デバイスファミリーのサポートのステータスをAdvanceからFinalに更新しました。
  • トランシーバーPLLの追加の項で、更新されたPLLコンフィグレーション情報を削除しました。
  • バックグラウンド・キャリブレーションのディスエーブルの項で、マルチチャネル・コンフィグレーションに関する情報を更新しました。
2019.12.16 19.4 19.1.1
  • トランシーバーPLLの追加の項で、PLLコンフィグレーションに関する情報を更新しました。
  • pause_insert_tx0 信号および pause_insert_tx1 信号を、Signals of the Avalon streaming interface TX Client Interfaceの表に追加しました。
  • pause_receive_rx の信号を、Signals of the Avalon streaming interface RX Client Interfaceの表に追加しました。
  • 新しいトピック、バックグラウンド・キャリブレーションのディスエーブルを追加しました。
  • RX Flow Controlレジスターの表の RX PFC Enable の説明を更新しました。
  • PHYレジスターの表から KHZ_REF を削除しました。
  • PHYレジスターの表の EIO_RX_SOFT_PURGE_S[12] の説明を更新しました。
2019.08.02 19.2 19.1.1
  • Altera Debug Master Endpoint (ADME) を Native PHY Debug Master Endpoint (NPDME) に置き換えました。
  • トランシーバーPLLの追加の項に、ATX PLLリファレンス・クロックの説明を追加しました。
  • レジスターの項の EIO_RX_SOFT_PURGE_S 信号を更新しました。
  • リリース情報の項にIPバージョンの説明を追加しました。
2018.09.24 18.1 —
  • IPコアのブロック図を更新しました。
  • オート・ネゴシエーション (AN) およびリンク・トレーニング (LT) の機能サポートを追加しました。
  • AN/LT Optionsの新しいパラメーターを追加しました。
  • 新しい項、Auto-Negotiation and Link Trainingを追加しました。
  • 新しい項、Auto-NegotiationおよびLink Trainingレジスターでレジスターを追加しました。
  • PHYレジスターの表に、RS-FECブロックの動的制御用のレジスターを追加しました。
2018.07.18 18.0 —
  • サポートされている機能リストに、フロー制御、TXエラー挿入、およびRX制御フレーム表示機能を追加しました。
  • IPコアのリリース情報を更新しました。
  • PHY reference frequencyパラメーターに322.265625MHzのクロックオプションを追加しました。
  • IPコア・パラメーターの表に、Enable MAC Flow Control、Number of queues in priority flow control、およびEnable link fault generationパラメーターを追加しました。
  • 機能の説明の項でPCS準拠の表を追加しました。
  • pause_insert_tx0、pause_insert_tx1、および pause_receive_rx の信号を、 Low Latency 100G Ethernet Intel FPGAの信号およびインターフェイスの図に追加しました。
  • PHY_CONFIG および RX_FEC_STATUS レジスターのデフォルト値を更新しました。
  • レジスターの項に、ERR_INJ、LINK_FAULT、Pause/PFC Flow Controlレジスターを追加しました。
  • パケット間ギャップの調整のトピックを追加しました。
  • clk_status および reconfig_clk の周波数を100-162MHzに更新しました。
2017.11.06 17.1 — 初版
レベル 2 の表題