Low Latency 100G Ethernet Intel® IPコア・ユーザーガイド: インテル® Stratix® 10デバイス用

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ID 683100
日付 5/21/2021
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ドキュメント目次
ドキュメント目次 x
1. Low Latency 100G Ethernet Intel FPGA IPの概要 2. はじめに 3. IPコアのパラメーター 4. 機能の説明 5. リセット 6. インターフェイスおよび信号の説明 7. レジスター 8. リンクのデバッグ 9. Ethernet Toolkitの概要 10. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドのアーカイブ 11. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドの改訂履歴
1. Low Latency 100G Ethernet Intel FPGA IPの概要 x
1.1. Low Latency 100G Ethernet Intel FPGA IPコアでサポートされている機能 1.2. IPコアのデバイスファミリーおよびスピードグレードのサポート 1.3. IPコアの検証 1.4. パフォーマンスおよびリソース使用率 1.5. リリース情報
1.2. IPコアのデバイスファミリーおよびスピードグレードのサポート x
1.2.1. Low Latency 100G Ethernet Intel FPGA IPコアによるデバイスファミリーのサポート 1.2.2. Low Latency 100G Ethernet Intel FPGA IPコアによるデバイスのスピードグレードのサポート
1.3. IPコアの検証 x
1.3.1. シミュレーション環境 1.3.2. コンパイルのチェック 1.3.3. ハードウェアのテスト
2. はじめに x
2.1. Intel® FPGA IPコアのインストールとライセンス取得 2.2. IPコアのパラメーターとオプションの指定 2.3. IPコアのシミュレーション 2.4. 生成ファイルの構造 2.5. IPコアのデザインへの統合 2.6. IPコアのテストベンチ 2.7. フルデザインのコンパイルおよびFPGAのプログラミング
2.5. IPコアのデザインへの統合 x
2.5.1. ピン･アサインメント 2.5.2. トランシーバーPLLの追加 2.5.3. Low Latency 100G Ethernet Intel FPGA IPコアの配置設定
4. 機能の説明 x
4.1. システムの概要 4.2. Low Latency 100G Ethernet Intel FPGA IPコアのTXデータパス 4.3. Low Latency 100G Ethernet Intel FPGA IPコアのRXデータパス 4.4. フロー制御 4.5. イーサネット送信に対するユーザー・インターフェイス 4.6. オート・ネゴシエーションおよびリンク・トレーニング 4.7. 自動適応
4.2. Low Latency 100G Ethernet Intel FPGA IPコアのTXデータパス x
4.2.1. プリアンブル、スタート、およびSFD挿入 4.2.2. Length/Typeフィールドの処理 4.2.3. フレームパディング 4.2.4. フレーム・チェック・シーケンス (CRC-32) の挿入 4.2.5. パケット間ギャップの調整 4.2.6. エラー挿入テストおよびデバッグ機能 4.2.7. TX PCS 4.2.8. TX RSFEC
4.3. Low Latency 100G Ethernet Intel FPGA IPコアのRXデータパス x
4.3.1. Low Latency 100G Ethernet Intel FPGA IPコアのプリアンブル処理 4.3.2. IPコアによる厳密SFDチェック 4.3.3. Low Latency 100G Ethernet Intel FPGA IPコアのFCS (CRC-32) の除去 4.3.4. Low Latency 100G Ethernet Intel FPGA IPコアのCRCチェック 4.3.5. Low Latency 100G Ethernet Intel FPGA IPコアの不正形式パケット処理 4.3.6. RXのCRC転送 4.3.7. パケット間ギャップ 4.3.8. RX PCS 4.3.9. RX RSFEC
4.4. フロー制御 x
4.4.1. TXのPause/PFCフロー制御送信 4.4.2. XON/XOFF一時停止フレーム
4.5. イーサネット送信に対するユーザー・インターフェイス x
4.5.1. 送信の順序 4.5.2. TXおよびRXデータパスのビット順序
6. インターフェイスおよび信号の説明 x
6.1. ユーザーロジックに対するTX MACインターフェイス 6.2. ユーザーロジックに対するRX MACインターフェイス 6.3. トランシーバー 6.4. トランシーバー・リコンフィグレーション信号 6.5. Avalon-MM管理インターフェイス 6.6. その他のステータス信号およびデバッグ信号 6.7. リセット信号 6.8. クロック 6.9. Flow Control Interface
6.4. トランシーバー・リコンフィグレーション信号 x
6.4.1. バックグラウンド・キャリブレーションのディスエーブル
7. レジスター x
7.1. PHYレジスター 7.2. TX MACレジスター 7.3. RX MACレジスター 7.4. Pause/PFC Flow Controlレジスター 7.5. 統計情報レジスター 7.6. TX Reed-Solomon FECレジスター 7.7. RX Reed-Solomon FECレジスター 7.8. Auto NegotiationおよびLink Trainingレジスター
7.5. 統計情報レジスター x
7.5.1. TX統計情報レジスター 7.5.2. RX統計情報レジスター
7.8. Auto NegotiationおよびLink Trainingレジスター x
7.8.1. AN/LT Sequencer Config 7.8.2. AN/LT Sequencer Status 7.8.3. Auto Negotiation Configレジスター1 7.8.4. Auto Negotiation Configレジスター2 7.8.5. Auto Negotiation Statusレジスター 7.8.6. Auto Negotiation Configレジスター3 7.8.7. Auto Negotiation Configレジスター4 7.8.8. Auto Negotiation Configレジスター5 7.8.9. Auto Negotiation Configレジスター6 7.8.10. Auto Negotiation Statusレジスター1 7.8.11. Auto Negotiation Statusレジスター2 7.8.12. Auto Negotiation Statusレジスター3 7.8.13. Auto Negotiation Statusレジスター4 7.8.14. Auto Negotiation Statusレジスター5 7.8.15. Link Training Configレジスター1 7.8.16. Link Training Configレジスター2 7.8.17. Link Training Statusレジスター1 7.8.18. レーン0のLink Training Configレジスター 7.8.19. レーン0のLink Training Frame Contents 7.8.20. レーン0のLocal Transceiver TX EQ 1 Settings 7.8.21. レーン0のLocal Transceiver TX EQ 2 Settings 7.8.22. ローカル・リンク・トレーニングのパラメーター 7.8.23. レーン1のLink Training Configレジスター 7.8.24. レーン1のLink Training Frame Contents 7.8.25. レーン1のLocal Transceiver TX EQ 1 Settings 7.8.26. レーン1のLocal Transceiver TX EQ 2 Settings 7.8.27. レーン2のLink Training Configレジスター 7.8.28. レーン2のLink Training Frame Contents 7.8.29. レーン2のLocal Transceiver TX EQ 1 Settings 7.8.30. レーン2のLocal Transceiver TX EQ 2 Settings 7.8.31. レーン3のLink Training Configレジスター 7.8.32. レーン3のLink Training Frame Contents 7.8.33. レーン3のLocal Transceiver TX EQ 1 Settings 7.8.34. レーン3のLocal Transceiver TX EQ 2 Settings
9. Ethernet Toolkitの概要 x
9.1. 機能
1. Low Latency 100G Ethernet Intel FPGA IPの概要
2. はじめに
3. IPコアのパラメーター
4. 機能の説明
5. リセット
6. インターフェイスおよび信号の説明
7. レジスター
8. リンクのデバッグ
9. Ethernet Toolkitの概要
10. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドのアーカイブ
11. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドの改訂履歴

7.6. TX Reed-Solomon FECレジスター

表 30.  TX Reed-Solomon FECレジスター
アドレス 名前 ビット 説明 リセット アクセス
0xC00 REVID [31:0] Reed-Solomon FEC TXモジュールのリビジョンIDです。 0x0809 2017 RO
0xC01 TX_RSFEC_SCRATCH [31:0] テスト用に使用可能なスクラッチレジスターです。 32'b0 RW
0xC02 TX_RSFEC_NAME_0 [31:0] IPコア・バリエーション識別子文字列「100gRSFECoTX」の最後の4文字です。 0x436F 5458 RO
0xC03 TX_RSFEC_NAME_1 [31:0] IPコア・バリエーション識別子文字列「100gRSFECoTX」の中間の4文字です。 0x5253 4645 RO
0xC04 TX_RSFEC_NAME_2 [31:0] IPコア・バリエーション識別子文字列「100gRSFECoTX」」の最初の4文字です。 0x3130 3067 RO
0xC05 ERR_INS_EN [31:5] 予約済み 0x00000000 RW
[4] 1'b1の場合、単一のFECコードワードのエラー挿入をイネーブルします。このビットは、Reed-Solomon FECトランスミッターがエラーを挿入した後にセルフクリアします。
[3:1] 予約済み
[0] 1'b1の場合、すべてのFECコードワードのエラー挿入をイネーブルします。Reed-Solomon FECトランスミッターがすべてのFECコードワードにエラーを挿入する必要があることを指定します。
0xC06 ERR_MASK [31:25] 予約済み 0x00000000 RW
[24] SYM_32: 各FECコードワードは、33シンボルの16グループで構成されています。このレジスターフィールドは、RS-FECトランスミッターが各破損グループのシンボル32 (シンボル0から32) を破損するかどうかを指定します。具体的には値1は、BIT_MASK に従って、IPコアに対してシンボル32を破損するように指示します。
[23:18] 予約済み
[17:8] BIT_MASK: RS-FECトランスミッターが、破損した各シンボルの10ビットのうち、どのビットを破損するかを指定します。具体的には、ビット [n+8] の値が1の場合、IPコアは破損した各シンボルの破損したビット [n] に転送されます。
[7:4] 予約済み
[3:0] GROUP_NUM: 各FECコードワードは、33シンボルの16グループで構成されています。このレジスターフィールドは、RS-FECトランスミッターが現在のFECコードワードで破損している33個のシンボルの単一グループを指定します。

次の値が定義されています。

  • 4'b000: 33個のシンボルの最初のグループ (シンボル0から32)
  • 4'b0001: シンボルの2番目のグループ (シンボル33から65)
  • ...
  • 4'b1110: シンボルの2番目から最後までのグループ (シンボル462から494)
  • 4'b1111: シンボルの最後のグループ (シンボル495から527、または {chk[13:0]、sym[514:495]})
グループ0から3の継続的な破損は、アライメント・マーカーの破損の結果として奇妙な動作につながる可能性があります。
0xC07 SYMBOL_ERR_MASK [31:0] 各FECコードワードは、33シンボルの16グループで構成されています。このレジスターは、RS-FECトランスミッターがグループ内の下位32シンボルのうち、どれを破損するかを指定します。具体的には、ビット [n] の値1は、IPコアに破損したシンボルnを指示します。 32'b0 RW
レベル 2 の表題