Low Latency 100G Ethernet Intel® IPコア・ユーザーガイド: インテル® Stratix® 10デバイス用

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ID 683100
日付 5/21/2021
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ドキュメント目次
ドキュメント目次 x
1. Low Latency 100G Ethernet Intel FPGA IPの概要 2. はじめに 3. IPコアのパラメーター 4. 機能の説明 5. リセット 6. インターフェイスおよび信号の説明 7. レジスター 8. リンクのデバッグ 9. Ethernet Toolkitの概要 10. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドのアーカイブ 11. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドの改訂履歴
1. Low Latency 100G Ethernet Intel FPGA IPの概要 x
1.1. Low Latency 100G Ethernet Intel FPGA IPコアでサポートされている機能 1.2. IPコアのデバイスファミリーおよびスピードグレードのサポート 1.3. IPコアの検証 1.4. パフォーマンスおよびリソース使用率 1.5. リリース情報
1.2. IPコアのデバイスファミリーおよびスピードグレードのサポート x
1.2.1. Low Latency 100G Ethernet Intel FPGA IPコアによるデバイスファミリーのサポート 1.2.2. Low Latency 100G Ethernet Intel FPGA IPコアによるデバイスのスピードグレードのサポート
1.3. IPコアの検証 x
1.3.1. シミュレーション環境 1.3.2. コンパイルのチェック 1.3.3. ハードウェアのテスト
2. はじめに x
2.1. Intel® FPGA IPコアのインストールとライセンス取得 2.2. IPコアのパラメーターとオプションの指定 2.3. IPコアのシミュレーション 2.4. 生成ファイルの構造 2.5. IPコアのデザインへの統合 2.6. IPコアのテストベンチ 2.7. フルデザインのコンパイルおよびFPGAのプログラミング
2.5. IPコアのデザインへの統合 x
2.5.1. ピン･アサインメント 2.5.2. トランシーバーPLLの追加 2.5.3. Low Latency 100G Ethernet Intel FPGA IPコアの配置設定
4. 機能の説明 x
4.1. システムの概要 4.2. Low Latency 100G Ethernet Intel FPGA IPコアのTXデータパス 4.3. Low Latency 100G Ethernet Intel FPGA IPコアのRXデータパス 4.4. フロー制御 4.5. イーサネット送信に対するユーザー・インターフェイス 4.6. オート・ネゴシエーションおよびリンク・トレーニング 4.7. 自動適応
4.2. Low Latency 100G Ethernet Intel FPGA IPコアのTXデータパス x
4.2.1. プリアンブル、スタート、およびSFD挿入 4.2.2. Length/Typeフィールドの処理 4.2.3. フレームパディング 4.2.4. フレーム・チェック・シーケンス (CRC-32) の挿入 4.2.5. パケット間ギャップの調整 4.2.6. エラー挿入テストおよびデバッグ機能 4.2.7. TX PCS 4.2.8. TX RSFEC
4.3. Low Latency 100G Ethernet Intel FPGA IPコアのRXデータパス x
4.3.1. Low Latency 100G Ethernet Intel FPGA IPコアのプリアンブル処理 4.3.2. IPコアによる厳密SFDチェック 4.3.3. Low Latency 100G Ethernet Intel FPGA IPコアのFCS (CRC-32) の除去 4.3.4. Low Latency 100G Ethernet Intel FPGA IPコアのCRCチェック 4.3.5. Low Latency 100G Ethernet Intel FPGA IPコアの不正形式パケット処理 4.3.6. RXのCRC転送 4.3.7. パケット間ギャップ 4.3.8. RX PCS 4.3.9. RX RSFEC
4.4. フロー制御 x
4.4.1. TXのPause/PFCフロー制御送信 4.4.2. XON/XOFF一時停止フレーム
4.5. イーサネット送信に対するユーザー・インターフェイス x
4.5.1. 送信の順序 4.5.2. TXおよびRXデータパスのビット順序
6. インターフェイスおよび信号の説明 x
6.1. ユーザーロジックに対するTX MACインターフェイス 6.2. ユーザーロジックに対するRX MACインターフェイス 6.3. トランシーバー 6.4. トランシーバー・リコンフィグレーション信号 6.5. Avalon-MM管理インターフェイス 6.6. その他のステータス信号およびデバッグ信号 6.7. リセット信号 6.8. クロック 6.9. Flow Control Interface
6.4. トランシーバー・リコンフィグレーション信号 x
6.4.1. バックグラウンド・キャリブレーションのディスエーブル
7. レジスター x
7.1. PHYレジスター 7.2. TX MACレジスター 7.3. RX MACレジスター 7.4. Pause/PFC Flow Controlレジスター 7.5. 統計情報レジスター 7.6. TX Reed-Solomon FECレジスター 7.7. RX Reed-Solomon FECレジスター 7.8. Auto NegotiationおよびLink Trainingレジスター
7.5. 統計情報レジスター x
7.5.1. TX統計情報レジスター 7.5.2. RX統計情報レジスター
7.8. Auto NegotiationおよびLink Trainingレジスター x
7.8.1. AN/LT Sequencer Config 7.8.2. AN/LT Sequencer Status 7.8.3. Auto Negotiation Configレジスター1 7.8.4. Auto Negotiation Configレジスター2 7.8.5. Auto Negotiation Statusレジスター 7.8.6. Auto Negotiation Configレジスター3 7.8.7. Auto Negotiation Configレジスター4 7.8.8. Auto Negotiation Configレジスター5 7.8.9. Auto Negotiation Configレジスター6 7.8.10. Auto Negotiation Statusレジスター1 7.8.11. Auto Negotiation Statusレジスター2 7.8.12. Auto Negotiation Statusレジスター3 7.8.13. Auto Negotiation Statusレジスター4 7.8.14. Auto Negotiation Statusレジスター5 7.8.15. Link Training Configレジスター1 7.8.16. Link Training Configレジスター2 7.8.17. Link Training Statusレジスター1 7.8.18. レーン0のLink Training Configレジスター 7.8.19. レーン0のLink Training Frame Contents 7.8.20. レーン0のLocal Transceiver TX EQ 1 Settings 7.8.21. レーン0のLocal Transceiver TX EQ 2 Settings 7.8.22. ローカル・リンク・トレーニングのパラメーター 7.8.23. レーン1のLink Training Configレジスター 7.8.24. レーン1のLink Training Frame Contents 7.8.25. レーン1のLocal Transceiver TX EQ 1 Settings 7.8.26. レーン1のLocal Transceiver TX EQ 2 Settings 7.8.27. レーン2のLink Training Configレジスター 7.8.28. レーン2のLink Training Frame Contents 7.8.29. レーン2のLocal Transceiver TX EQ 1 Settings 7.8.30. レーン2のLocal Transceiver TX EQ 2 Settings 7.8.31. レーン3のLink Training Configレジスター 7.8.32. レーン3のLink Training Frame Contents 7.8.33. レーン3のLocal Transceiver TX EQ 1 Settings 7.8.34. レーン3のLocal Transceiver TX EQ 2 Settings
9. Ethernet Toolkitの概要 x
9.1. 機能
1. Low Latency 100G Ethernet Intel FPGA IPの概要
2. はじめに
3. IPコアのパラメーター
4. 機能の説明
5. リセット
6. インターフェイスおよび信号の説明
7. レジスター
8. リンクのデバッグ
9. Ethernet Toolkitの概要
10. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドのアーカイブ
11. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドの改訂履歴

6.2. ユーザーロジックに対するRX MACインターフェイス

Low Latency 100G Ethernet Intel FPGA IPコアのRXデータパスでは、 Avalon® ストリーミング・インターフェイス・プロトコルを採用しています。 Avalon® ストリーミング・インターフェイス・プロトコルは、同期ポイントツーポイントの単方向インターフェイスで、データストリームのプロデューサー (ソース) とデータのコンシューマー (シンク) を接続します。このインターフェイスの主なプロパティーは次のとおりです。

  • スタート・オブ・パケット (SOP) 信号とエンド・オブ・パケット (EOP) 信号でフレーム転送を区切ります。
  • SOPは常にMSB内に存在させる必要があります。これにより、インターフェイスでの受信データの解釈および処理が簡単になります。
  • valid信号によってソースからシンクまでの信号を分類します。

受信方向では、RX MACはソースとして動作し、クライアントはシンクとして動作します。

表 13.   Avalon® RXクライアント・ストリーミング・インターフェイスの信号すべてのインターフェイス信号のクロッキングは、clk_rxmac クロックにより行われます。

信号名

入力/出力

説明
clk_rxmac 出力

IPコアのRXクロックは clk_rxmac です。IPコアは、受信データからこのクロックを回復します。このクロックは、rx_pcs_ready がアサートされたときに安定していることが保証されています。このクロックの周波数は390.625MHzです。

l8_rx_data[511:0]

出力

RXデータです。ビット511はMSBで、ビット0はLSBです。バイトは通常の左から右の順序で読み出されます。IPコアによってバイト順が逆になり、イーサネット規格の要件が満たされます。
l8_rx_empty[5:0]

出力

L8_rx_data[511:0] 上の空のバイト数を示します。これは、l8_rx_endofpacket がアサートされたときに行われ、最下位バイト (LSB) から始まります。

l8_rx_startofpacket

出力

アサートされると、パケットの開始を示します。パケットはMSBで始まります。
l8_rx_endofpacket

出力

アサートされると、パケットの終了を示します。

サイズが小さいパケット、または長さがちょうど64バイトのパケットの場合は、l8_rx_startofpacket および l8_rx_endofpacket のアサートは、同じクロックサイクルで行われます。

l8_rx_error[5:0] 出力 現在クライアント・インターフェイスで内容を送信中のイーサネット・フレーム内の特定のタイプのエラーを報告します。この信号はEOPサイクルでのみ有効です。

個々のビットによってさまざまなタイプのエラーが報告されます。

  • ビット[0]: 不正な形式のパケットエラー。このビットの値が1の場合は、パケットの形式に不正があります。IPコアでは、パケットの受信中に終端文字以外の制御文字を受信すると、不正な形式のパケットを識別します。
  • ビット[1]: CRCエラー。このビットの値が1の場合、IPコアによってフレーム内のCRCエラーが検出されたということです。
  • ビット[2]: アンダーサイズ・ペイロード。このビットの値が1の場合、フレームサイズは9バイトから63バイトです。IPコアでは、サイズが8バイト以下の着信フレームをフレームとして認識しないため、これらのケースはここでは報告されません。l8_rx_error[1] ビットもFCSエラーを通知します。
  • ビット[3]: オーバーサイズ・ペイロード。このビットの値が1の場合、フレームサイズは、オフセット0x506で RXMAC_SIZE_CONFIG レジスターにプログラムされている最大フレームサイズよりも大きくなります。
  • ビット[4]: ペイロード長エラー。このビットの値が1の場合、フレームで受信されたペイロードは、長さフィールドの値と一致せず、長さフィールドの値は1536バイト未満です。
  • ビット[5]: 予約済み。
l8_rx_valid

出力

アサートされると、RXデータが有効であることを示します。l8_rx_startofpacket 信号と l8_rx_endofpacket 信号の間でのみ有効です。

この信号は、次のアサーションの間にデアサートされる可能性があります。 l8_rx_startofpacket のアサートと l8_rx_endofpacket のアサートの間でデアサートされる可能性があります。

l8_rxstatus_valid 出力 アサートされると、l8_rxstatus_data が有効なデータを駆動していることを示します。この信号は、l8_rx_endofpacket信号と同じように動作します。
l8_rxstatus_data[39:0] 出力

受信フレームに関する情報を指定します。次のフィールドが定義されます。

  • ビット[39]: アサートされるとPFCフレームを示します。
  • ビット[38]: アサートされると、ユニキャスト・フレームを示します。
  • ビット[37]: アサートされると、マルチキャスト・フレームを示します。
  • ビット[36]: アサートされると、ブロードキャスト・フレームを示します。
  • ビット[35]: アサートされると、一時停止フレームを示します。
  • ビット[34]: アサートされると、制御フレームを示します。
  • ビット[33]: アサートされると、VLANフレームを示します。
  • ビット[32]: アサートされると、スタックVLANフレームを示します。
  • ビット[31:16]: 宛先アドレスの最初のバイトからFCSの最後のバイトまでのフレーム長を指定します。
  • ビット[15:0]: ペイロード長を指定します。
図 19. Low Latency 100G Ethernet Intel FPGA IP用のRX Avalon-STクライアント・インターフェイスのトラフィックIPコアのRXクライアント・インターフェイスの一般的なトラフィックを示しています。
関連情報
レベル 2 の表題