Low Latency 100G Ethernet Intel® IPコア・ユーザーガイド: インテル® Stratix® 10デバイス用

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ID 683100
日付 5/21/2021
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ドキュメント目次
ドキュメント目次 x
1. Low Latency 100G Ethernet Intel FPGA IPの概要 2. はじめに 3. IPコアのパラメーター 4. 機能の説明 5. リセット 6. インターフェイスおよび信号の説明 7. レジスター 8. リンクのデバッグ 9. Ethernet Toolkitの概要 10. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドのアーカイブ 11. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドの改訂履歴
1. Low Latency 100G Ethernet Intel FPGA IPの概要 x
1.1. Low Latency 100G Ethernet Intel FPGA IPコアでサポートされている機能 1.2. IPコアのデバイスファミリーおよびスピードグレードのサポート 1.3. IPコアの検証 1.4. パフォーマンスおよびリソース使用率 1.5. リリース情報
1.2. IPコアのデバイスファミリーおよびスピードグレードのサポート x
1.2.1. Low Latency 100G Ethernet Intel FPGA IPコアによるデバイスファミリーのサポート 1.2.2. Low Latency 100G Ethernet Intel FPGA IPコアによるデバイスのスピードグレードのサポート
1.3. IPコアの検証 x
1.3.1. シミュレーション環境 1.3.2. コンパイルのチェック 1.3.3. ハードウェアのテスト
2. はじめに x
2.1. Intel® FPGA IPコアのインストールとライセンス取得 2.2. IPコアのパラメーターとオプションの指定 2.3. IPコアのシミュレーション 2.4. 生成ファイルの構造 2.5. IPコアのデザインへの統合 2.6. IPコアのテストベンチ 2.7. フルデザインのコンパイルおよびFPGAのプログラミング
2.5. IPコアのデザインへの統合 x
2.5.1. ピン･アサインメント 2.5.2. トランシーバーPLLの追加 2.5.3. Low Latency 100G Ethernet Intel FPGA IPコアの配置設定
4. 機能の説明 x
4.1. システムの概要 4.2. Low Latency 100G Ethernet Intel FPGA IPコアのTXデータパス 4.3. Low Latency 100G Ethernet Intel FPGA IPコアのRXデータパス 4.4. フロー制御 4.5. イーサネット送信に対するユーザー・インターフェイス 4.6. オート・ネゴシエーションおよびリンク・トレーニング 4.7. 自動適応
4.2. Low Latency 100G Ethernet Intel FPGA IPコアのTXデータパス x
4.2.1. プリアンブル、スタート、およびSFD挿入 4.2.2. Length/Typeフィールドの処理 4.2.3. フレームパディング 4.2.4. フレーム・チェック・シーケンス (CRC-32) の挿入 4.2.5. パケット間ギャップの調整 4.2.6. エラー挿入テストおよびデバッグ機能 4.2.7. TX PCS 4.2.8. TX RSFEC
4.3. Low Latency 100G Ethernet Intel FPGA IPコアのRXデータパス x
4.3.1. Low Latency 100G Ethernet Intel FPGA IPコアのプリアンブル処理 4.3.2. IPコアによる厳密SFDチェック 4.3.3. Low Latency 100G Ethernet Intel FPGA IPコアのFCS (CRC-32) の除去 4.3.4. Low Latency 100G Ethernet Intel FPGA IPコアのCRCチェック 4.3.5. Low Latency 100G Ethernet Intel FPGA IPコアの不正形式パケット処理 4.3.6. RXのCRC転送 4.3.7. パケット間ギャップ 4.3.8. RX PCS 4.3.9. RX RSFEC
4.4. フロー制御 x
4.4.1. TXのPause/PFCフロー制御送信 4.4.2. XON/XOFF一時停止フレーム
4.5. イーサネット送信に対するユーザー・インターフェイス x
4.5.1. 送信の順序 4.5.2. TXおよびRXデータパスのビット順序
6. インターフェイスおよび信号の説明 x
6.1. ユーザーロジックに対するTX MACインターフェイス 6.2. ユーザーロジックに対するRX MACインターフェイス 6.3. トランシーバー 6.4. トランシーバー・リコンフィグレーション信号 6.5. Avalon-MM管理インターフェイス 6.6. その他のステータス信号およびデバッグ信号 6.7. リセット信号 6.8. クロック 6.9. Flow Control Interface
6.4. トランシーバー・リコンフィグレーション信号 x
6.4.1. バックグラウンド・キャリブレーションのディスエーブル
7. レジスター x
7.1. PHYレジスター 7.2. TX MACレジスター 7.3. RX MACレジスター 7.4. Pause/PFC Flow Controlレジスター 7.5. 統計情報レジスター 7.6. TX Reed-Solomon FECレジスター 7.7. RX Reed-Solomon FECレジスター 7.8. Auto NegotiationおよびLink Trainingレジスター
7.5. 統計情報レジスター x
7.5.1. TX統計情報レジスター 7.5.2. RX統計情報レジスター
7.8. Auto NegotiationおよびLink Trainingレジスター x
7.8.1. AN/LT Sequencer Config 7.8.2. AN/LT Sequencer Status 7.8.3. Auto Negotiation Configレジスター1 7.8.4. Auto Negotiation Configレジスター2 7.8.5. Auto Negotiation Statusレジスター 7.8.6. Auto Negotiation Configレジスター3 7.8.7. Auto Negotiation Configレジスター4 7.8.8. Auto Negotiation Configレジスター5 7.8.9. Auto Negotiation Configレジスター6 7.8.10. Auto Negotiation Statusレジスター1 7.8.11. Auto Negotiation Statusレジスター2 7.8.12. Auto Negotiation Statusレジスター3 7.8.13. Auto Negotiation Statusレジスター4 7.8.14. Auto Negotiation Statusレジスター5 7.8.15. Link Training Configレジスター1 7.8.16. Link Training Configレジスター2 7.8.17. Link Training Statusレジスター1 7.8.18. レーン0のLink Training Configレジスター 7.8.19. レーン0のLink Training Frame Contents 7.8.20. レーン0のLocal Transceiver TX EQ 1 Settings 7.8.21. レーン0のLocal Transceiver TX EQ 2 Settings 7.8.22. ローカル・リンク・トレーニングのパラメーター 7.8.23. レーン1のLink Training Configレジスター 7.8.24. レーン1のLink Training Frame Contents 7.8.25. レーン1のLocal Transceiver TX EQ 1 Settings 7.8.26. レーン1のLocal Transceiver TX EQ 2 Settings 7.8.27. レーン2のLink Training Configレジスター 7.8.28. レーン2のLink Training Frame Contents 7.8.29. レーン2のLocal Transceiver TX EQ 1 Settings 7.8.30. レーン2のLocal Transceiver TX EQ 2 Settings 7.8.31. レーン3のLink Training Configレジスター 7.8.32. レーン3のLink Training Frame Contents 7.8.33. レーン3のLocal Transceiver TX EQ 1 Settings 7.8.34. レーン3のLocal Transceiver TX EQ 2 Settings
9. Ethernet Toolkitの概要 x
9.1. 機能
1. Low Latency 100G Ethernet Intel FPGA IPの概要
2. はじめに
3. IPコアのパラメーター
4. 機能の説明
5. リセット
6. インターフェイスおよび信号の説明
7. レジスター
8. リンクのデバッグ
9. Ethernet Toolkitの概要
10. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドのアーカイブ
11. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドの改訂履歴

2.4. 生成ファイルの構造

インテル® Quartus® Primeプロ・エディション開発ソフトウェアにより、次のIPコア出力ファイル構造が生成されます。

デザイン例のファイル構造の詳細については、Design Example User Guideを参照してください。

図 3.  Low Latency 100G Ethernet Intel FPGA IPコアにより生成されるファイル インテル® Stratix® 10デバイスの場合、デザイン例のディレクトリー名はalt_e100s10_0_example designです。
表 8.  IPコアにより生成されるファイル

ファイル名

説明
<your_ip>.ip

プラットフォーム・デザイナーシステムまたはトップレベルのIPバリエーション・ファイルです。<your_ip>は、お使いのIPバリエーションの名前です。

<your_ip>.cmp VHDL Component Declaration (.cmp) ファイルはテキストファイルです。含まれているローカル・ジェネリックおよびポート定義は、VHDLデザインファイルで使用できます。

このIPコアはVHDLをサポートしていません。ただし、 インテル® Quartus® Primeプロ・エディション開発ソフトウェアによりこのファイルが生成されます。

<your_ip> .html

接続情報、接続先の各マスターに対する各スレーブのアドレスを示すメモリーマップ、およびパラメーター・アサインメントを含むレポートです。
<your_ip>_generation.rpt IPまたはプラットフォーム・デザイナー生成のログファイルです。IP生成時のメッセージがまとめられています。
<your_ip>.qgsimc インクリメンタル再生成をサポートするシミュレーション・パラメーターを一覧表示します。
<your_ip>.qgsynthc インクリメンタル再生成をサポートする合成パラメーターを一覧表示します。
<your_ip>.qip

IPコンポーネントを インテル® Quartus® Prime開発ソフトウェアで統合およびコンパイルするために必要なIPコンポーネントに関する全ての情報を含みます。

<your_ip>.sopcinfo

プラットフォーム・デザイナーシステムでの接続およびIPコンポーネントのパラメーター化について記述します。IPコンポーネント用ソフトウェア・ドライバーの開発時に、この内容を解析して要件を取得します。

Nios® IIツールチェーンなどのダウンストリーム・ツールでこのファイルを使用します。.sopcinfo ファイルおよび system.h ファイルは、 Nios® IIツールチェーン用に生成され、各スレーブにアクセスする各マスターに対するアドレスマップ情報が含まれます。異なるマスターには、特定のスレーブ・コンポーネントにアクセスするために異なるアドレスマップがある場合があります。

<your_ip>.csv IPコンポーネントのアップグレード・ステータスに関する情報を含みます。

<your_ip>.bsf

IPバリエーションのBlock Symbol File (.bsf) 表記です。Quartus Prime Block Diagram Files (.bdf) で使用します。

<your_ip>.spd

ip-make-simscript によって、サポートされるシミュレーション用にシミュレーション・スクリプトを生成するために必要な入力ファイルです。.spdファイルには、シミュレーション用に生成されたファイルのリスト、およびユーザーが初期化できるメモリーの情報が含まれます。

<your_ip>.ppf Pin Planner File (.ppf) には、IPコンポーネントのポートとノードのアサインメントが格納されています。これをPin Plannerで使用します。
<your_ip>_bb.v Verilogブラックボックス (_bb.v) ファイルは、空のモジュール宣言として使用し、ブラックボックスとして使用できます。
<your_ip>_inst.v または _inst.vhd HDLのインスタンス化テンプレート例です。このファイルの内容をHDLファイルにコピーして貼り付けて、IPバリエーションをインスタンス化します。

このIPコアはVHDLをサポートしていません。ただし、 インテル® Quartus® Primeプロ・エディション開発ソフトウェアにより _inst.vhd ファイルが生成されます。

<your_ip>.regmap IPにレジスター情報が含まれている場合、.regmapファイルが生成されます。.regmapファイルでは、マスターおよびスレーブ・インターフェイスのレジスターマップ情報を記述しています。このファイルでは、.sopcinfoファイルを補完するために、システムに関するより詳細なレジスター情報を提供します。これにより、System Consoleでのレジスター・ディスプレイ表示およびユーザーによるカスタマイズ可能な統計情報が可能になります。
<your_ip>.svd

ハード・プロセッサー・システム (HPS) System Debugツールによって、プラットフォーム・デザイナーシステム内でHPSに接続しているペリフェラルのレジスターマップが表示できるようにします。

合成中、System Consoleマスターに表示されるスレーブ・インターフェイスのsvdファイルは、デバッグセクションの.sofファイルに格納されます。System Consoleでは、このセクションを読み出し、プラットフォーム・デザイナーでは、そのセクションのクエリーをレジスターマップ情報に対して実行します。システムスレーブの場合は、プラットフォーム・デザイナーによるレジスターへのアクセスは名前で行われます。

<your_ip>.v HDLファイルです。各サブモジュールまたは子IPコアのインスタンス化を合成またはシミュレーション用に行います。
mentor/

ModelSimスクリプトである msim_setup.tcl が含まれています。これによりシミュレーションを設定、実行します。

aldec/

Riviera-PROスクリプトである rivierapro_setup.tcl が含まれています。これによりシミュレーションを設定、実行します。

synopsys/vcs/

synopsys/vcsmx/

シェルスクリプトである vcs_setup.sh が含まれています。これによりVCS®シミュレーションを設定、実行します。

シェルスクリプトである vcsmx_setup.sh および synopsys_sim.setup ファイルが含まれています。VCS MX®シミュレーションを設定、実行します。

cadence/

シェルスクリプトである ncsim_setup.sh およびその他の設定ファイルが含まれています。NCSIMシミュレーションを設定、実行します。

submodules/ IPコア・サブモジュールのHDLファイルが含まれています。
<child IP cores>/ 生成されたそれぞれの子IPコア・ディレクトリーに対して、プラットフォーム・デザイナーによって synth/ および sim/ サブディレクトリーが生成されます。
関連情報
レベル 2 の表題