Low Latency 100G Ethernet Intel® IPコア・ユーザーガイド: インテル® Stratix® 10デバイス用

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ID 683100
日付 5/21/2021
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ドキュメント目次
ドキュメント目次 x
1. Low Latency 100G Ethernet Intel FPGA IPの概要 2. はじめに 3. IPコアのパラメーター 4. 機能の説明 5. リセット 6. インターフェイスおよび信号の説明 7. レジスター 8. リンクのデバッグ 9. Ethernet Toolkitの概要 10. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドのアーカイブ 11. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドの改訂履歴
1. Low Latency 100G Ethernet Intel FPGA IPの概要 x
1.1. Low Latency 100G Ethernet Intel FPGA IPコアでサポートされている機能 1.2. IPコアのデバイスファミリーおよびスピードグレードのサポート 1.3. IPコアの検証 1.4. パフォーマンスおよびリソース使用率 1.5. リリース情報
1.2. IPコアのデバイスファミリーおよびスピードグレードのサポート x
1.2.1. Low Latency 100G Ethernet Intel FPGA IPコアによるデバイスファミリーのサポート 1.2.2. Low Latency 100G Ethernet Intel FPGA IPコアによるデバイスのスピードグレードのサポート
1.3. IPコアの検証 x
1.3.1. シミュレーション環境 1.3.2. コンパイルのチェック 1.3.3. ハードウェアのテスト
2. はじめに x
2.1. Intel® FPGA IPコアのインストールとライセンス取得 2.2. IPコアのパラメーターとオプションの指定 2.3. IPコアのシミュレーション 2.4. 生成ファイルの構造 2.5. IPコアのデザインへの統合 2.6. IPコアのテストベンチ 2.7. フルデザインのコンパイルおよびFPGAのプログラミング
2.5. IPコアのデザインへの統合 x
2.5.1. ピン･アサインメント 2.5.2. トランシーバーPLLの追加 2.5.3. Low Latency 100G Ethernet Intel FPGA IPコアの配置設定
4. 機能の説明 x
4.1. システムの概要 4.2. Low Latency 100G Ethernet Intel FPGA IPコアのTXデータパス 4.3. Low Latency 100G Ethernet Intel FPGA IPコアのRXデータパス 4.4. フロー制御 4.5. イーサネット送信に対するユーザー・インターフェイス 4.6. オート・ネゴシエーションおよびリンク・トレーニング 4.7. 自動適応
4.2. Low Latency 100G Ethernet Intel FPGA IPコアのTXデータパス x
4.2.1. プリアンブル、スタート、およびSFD挿入 4.2.2. Length/Typeフィールドの処理 4.2.3. フレームパディング 4.2.4. フレーム・チェック・シーケンス (CRC-32) の挿入 4.2.5. パケット間ギャップの調整 4.2.6. エラー挿入テストおよびデバッグ機能 4.2.7. TX PCS 4.2.8. TX RSFEC
4.3. Low Latency 100G Ethernet Intel FPGA IPコアのRXデータパス x
4.3.1. Low Latency 100G Ethernet Intel FPGA IPコアのプリアンブル処理 4.3.2. IPコアによる厳密SFDチェック 4.3.3. Low Latency 100G Ethernet Intel FPGA IPコアのFCS (CRC-32) の除去 4.3.4. Low Latency 100G Ethernet Intel FPGA IPコアのCRCチェック 4.3.5. Low Latency 100G Ethernet Intel FPGA IPコアの不正形式パケット処理 4.3.6. RXのCRC転送 4.3.7. パケット間ギャップ 4.3.8. RX PCS 4.3.9. RX RSFEC
4.4. フロー制御 x
4.4.1. TXのPause/PFCフロー制御送信 4.4.2. XON/XOFF一時停止フレーム
4.5. イーサネット送信に対するユーザー・インターフェイス x
4.5.1. 送信の順序 4.5.2. TXおよびRXデータパスのビット順序
6. インターフェイスおよび信号の説明 x
6.1. ユーザーロジックに対するTX MACインターフェイス 6.2. ユーザーロジックに対するRX MACインターフェイス 6.3. トランシーバー 6.4. トランシーバー・リコンフィグレーション信号 6.5. Avalon-MM管理インターフェイス 6.6. その他のステータス信号およびデバッグ信号 6.7. リセット信号 6.8. クロック 6.9. Flow Control Interface
6.4. トランシーバー・リコンフィグレーション信号 x
6.4.1. バックグラウンド・キャリブレーションのディスエーブル
7. レジスター x
7.1. PHYレジスター 7.2. TX MACレジスター 7.3. RX MACレジスター 7.4. Pause/PFC Flow Controlレジスター 7.5. 統計情報レジスター 7.6. TX Reed-Solomon FECレジスター 7.7. RX Reed-Solomon FECレジスター 7.8. Auto NegotiationおよびLink Trainingレジスター
7.5. 統計情報レジスター x
7.5.1. TX統計情報レジスター 7.5.2. RX統計情報レジスター
7.8. Auto NegotiationおよびLink Trainingレジスター x
7.8.1. AN/LT Sequencer Config 7.8.2. AN/LT Sequencer Status 7.8.3. Auto Negotiation Configレジスター1 7.8.4. Auto Negotiation Configレジスター2 7.8.5. Auto Negotiation Statusレジスター 7.8.6. Auto Negotiation Configレジスター3 7.8.7. Auto Negotiation Configレジスター4 7.8.8. Auto Negotiation Configレジスター5 7.8.9. Auto Negotiation Configレジスター6 7.8.10. Auto Negotiation Statusレジスター1 7.8.11. Auto Negotiation Statusレジスター2 7.8.12. Auto Negotiation Statusレジスター3 7.8.13. Auto Negotiation Statusレジスター4 7.8.14. Auto Negotiation Statusレジスター5 7.8.15. Link Training Configレジスター1 7.8.16. Link Training Configレジスター2 7.8.17. Link Training Statusレジスター1 7.8.18. レーン0のLink Training Configレジスター 7.8.19. レーン0のLink Training Frame Contents 7.8.20. レーン0のLocal Transceiver TX EQ 1 Settings 7.8.21. レーン0のLocal Transceiver TX EQ 2 Settings 7.8.22. ローカル・リンク・トレーニングのパラメーター 7.8.23. レーン1のLink Training Configレジスター 7.8.24. レーン1のLink Training Frame Contents 7.8.25. レーン1のLocal Transceiver TX EQ 1 Settings 7.8.26. レーン1のLocal Transceiver TX EQ 2 Settings 7.8.27. レーン2のLink Training Configレジスター 7.8.28. レーン2のLink Training Frame Contents 7.8.29. レーン2のLocal Transceiver TX EQ 1 Settings 7.8.30. レーン2のLocal Transceiver TX EQ 2 Settings 7.8.31. レーン3のLink Training Configレジスター 7.8.32. レーン3のLink Training Frame Contents 7.8.33. レーン3のLocal Transceiver TX EQ 1 Settings 7.8.34. レーン3のLocal Transceiver TX EQ 2 Settings
9. Ethernet Toolkitの概要 x
9.1. 機能
1. Low Latency 100G Ethernet Intel FPGA IPの概要
2. はじめに
3. IPコアのパラメーター
4. 機能の説明
5. リセット
6. インターフェイスおよび信号の説明
7. レジスター
8. リンクのデバッグ
9. Ethernet Toolkitの概要
10. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドのアーカイブ
11. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドの改訂履歴

4.4. フロー制御

フロー制御は、ローカルまたはリモートのリンクパートナーでの輻輳を低減します。いずれかのリンクパートナーで輻輳が発生すると、それぞれの送信コントロールが一時停止フレームを送信します。XOFF Pauseフレームはリモート・トランスミッターを停止します。XON Pauseフレームにより、リモート・トランスミッターはデータ送信を再開できます。フロー制御は、PauseおよびPriority Flow Control (PFC) の両方の制御フレームをサポートします。
  • IEEE 802.3フロー制御 - IEEE 802.3 Annex 31B規格を実装して、輻輳を管理します。このフロー制御は、ローカルまたはリモートのパートナーで輻輳を管理するためのメカニズムです。受信デバイスでは輻輳が発生すると、XOFF一時停止フレームが発信デバイスに送信され、輻輳しているレシーバーが指定した期間データの送信を停止するように発信デバイスに指示します。データ送信は、発信デバイスがXON一時停止フレーム (一時停止クォンタム = ゼロ) を受信したとき、またはタイマーが期限切れになったときに再開されます。
  • 優先順位ベースのフロー制御 (PFC) - IEEE 802.1Qbb規格を実装します。PFCは、優先順位レベルに基づいて輻輳を管理します。最大8つのプライオリティー・キューをサポートします。受信デバイスではプライオリティー・キューで輻輳が発生すると、輻輳しているレシーバーによって指定された期間、プライオリティー・キューでの送信を停止するように送信デバイスに要求するPFCフレームを送信します。受信デバイスは、プライオリティー・キューで送信を受信する準備ができると、PFCフレームを送信して、送信デバイスにプライオリティー・キューでの送信を再開するように指示します。
図 11. フロー制御モジュールの概念図フロー制御モジュールは、クライアント・ロジックとTXおよびRX MACの間のバッファーとして機能します。

テストベンチには、次の特長があります。

  • 一時停止またはPFCフレームの生成および送信
    • 規格または優先順位ベースのフロー制御のコンフィグレーション可能な選択
    • プログラム可能な1ビットまたは2ビットのXON/XOFF要求モード
    • 2ビット要求モードでの、レジスターまたは信号ベースの制御のプログラム可能な選択
    • プログラム可能なキューごとのXOFFフレーム分離
    • 発信一時停止およびPFCフレームのプログラム可能な宛先および送信元アドレス
    • プログラム可能な一時停止およびPFCクォンタム
  • 優先順位ベースのアービトレーション・スキームに基づくクライアント対PauseまたはPFCフレーム送信。外部ダウンストリーム・ロジックのフレームタイプ表示を備えています。
  • 有効なPauseフレームの受信時における次のクライアント・フレーム送信の停止
  • クライアントからの有効なPFCフレームの受信時における、キューごとのクライアント・フレーム送信の停止。キューごとのPFC Pauseクォンタム期間インジケーターが含まれています。
  • PauseまたはPFCフレームの受信およびデコード
    • 着信一時停止およびPFCフレームのフィルタリング用のプログラム可能な宛先アドレス
    • コンフィグレーション可能なPauseまたはPFCのキューごとのイネーブル化。ディスエーブル化されたキューの着信一時停止フレームを無視するようにIPコアに指示します。
    • キューごとのクライアント・フレーム送信の一時停止期間インジケーター
レベル 2 の表題