Low Latency 100G Ethernet Intel® IPコア・ユーザーガイド: インテル® Stratix® 10デバイス用

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ID 683100
日付 5/21/2021
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ドキュメント目次
ドキュメント目次 x
1. Low Latency 100G Ethernet Intel FPGA IPの概要 2. はじめに 3. IPコアのパラメーター 4. 機能の説明 5. リセット 6. インターフェイスおよび信号の説明 7. レジスター 8. リンクのデバッグ 9. Ethernet Toolkitの概要 10. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドのアーカイブ 11. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドの改訂履歴
1. Low Latency 100G Ethernet Intel FPGA IPの概要 x
1.1. Low Latency 100G Ethernet Intel FPGA IPコアでサポートされている機能 1.2. IPコアのデバイスファミリーおよびスピードグレードのサポート 1.3. IPコアの検証 1.4. パフォーマンスおよびリソース使用率 1.5. リリース情報
1.2. IPコアのデバイスファミリーおよびスピードグレードのサポート x
1.2.1. Low Latency 100G Ethernet Intel FPGA IPコアによるデバイスファミリーのサポート 1.2.2. Low Latency 100G Ethernet Intel FPGA IPコアによるデバイスのスピードグレードのサポート
1.3. IPコアの検証 x
1.3.1. シミュレーション環境 1.3.2. コンパイルのチェック 1.3.3. ハードウェアのテスト
2. はじめに x
2.1. Intel® FPGA IPコアのインストールとライセンス取得 2.2. IPコアのパラメーターとオプションの指定 2.3. IPコアのシミュレーション 2.4. 生成ファイルの構造 2.5. IPコアのデザインへの統合 2.6. IPコアのテストベンチ 2.7. フルデザインのコンパイルおよびFPGAのプログラミング
2.5. IPコアのデザインへの統合 x
2.5.1. ピン･アサインメント 2.5.2. トランシーバーPLLの追加 2.5.3. Low Latency 100G Ethernet Intel FPGA IPコアの配置設定
4. 機能の説明 x
4.1. システムの概要 4.2. Low Latency 100G Ethernet Intel FPGA IPコアのTXデータパス 4.3. Low Latency 100G Ethernet Intel FPGA IPコアのRXデータパス 4.4. フロー制御 4.5. イーサネット送信に対するユーザー・インターフェイス 4.6. オート・ネゴシエーションおよびリンク・トレーニング 4.7. 自動適応
4.2. Low Latency 100G Ethernet Intel FPGA IPコアのTXデータパス x
4.2.1. プリアンブル、スタート、およびSFD挿入 4.2.2. Length/Typeフィールドの処理 4.2.3. フレームパディング 4.2.4. フレーム・チェック・シーケンス (CRC-32) の挿入 4.2.5. パケット間ギャップの調整 4.2.6. エラー挿入テストおよびデバッグ機能 4.2.7. TX PCS 4.2.8. TX RSFEC
4.3. Low Latency 100G Ethernet Intel FPGA IPコアのRXデータパス x
4.3.1. Low Latency 100G Ethernet Intel FPGA IPコアのプリアンブル処理 4.3.2. IPコアによる厳密SFDチェック 4.3.3. Low Latency 100G Ethernet Intel FPGA IPコアのFCS (CRC-32) の除去 4.3.4. Low Latency 100G Ethernet Intel FPGA IPコアのCRCチェック 4.3.5. Low Latency 100G Ethernet Intel FPGA IPコアの不正形式パケット処理 4.3.6. RXのCRC転送 4.3.7. パケット間ギャップ 4.3.8. RX PCS 4.3.9. RX RSFEC
4.4. フロー制御 x
4.4.1. TXのPause/PFCフロー制御送信 4.4.2. XON/XOFF一時停止フレーム
4.5. イーサネット送信に対するユーザー・インターフェイス x
4.5.1. 送信の順序 4.5.2. TXおよびRXデータパスのビット順序
6. インターフェイスおよび信号の説明 x
6.1. ユーザーロジックに対するTX MACインターフェイス 6.2. ユーザーロジックに対するRX MACインターフェイス 6.3. トランシーバー 6.4. トランシーバー・リコンフィグレーション信号 6.5. Avalon-MM管理インターフェイス 6.6. その他のステータス信号およびデバッグ信号 6.7. リセット信号 6.8. クロック 6.9. Flow Control Interface
6.4. トランシーバー・リコンフィグレーション信号 x
6.4.1. バックグラウンド・キャリブレーションのディスエーブル
7. レジスター x
7.1. PHYレジスター 7.2. TX MACレジスター 7.3. RX MACレジスター 7.4. Pause/PFC Flow Controlレジスター 7.5. 統計情報レジスター 7.6. TX Reed-Solomon FECレジスター 7.7. RX Reed-Solomon FECレジスター 7.8. Auto NegotiationおよびLink Trainingレジスター
7.5. 統計情報レジスター x
7.5.1. TX統計情報レジスター 7.5.2. RX統計情報レジスター
7.8. Auto NegotiationおよびLink Trainingレジスター x
7.8.1. AN/LT Sequencer Config 7.8.2. AN/LT Sequencer Status 7.8.3. Auto Negotiation Configレジスター1 7.8.4. Auto Negotiation Configレジスター2 7.8.5. Auto Negotiation Statusレジスター 7.8.6. Auto Negotiation Configレジスター3 7.8.7. Auto Negotiation Configレジスター4 7.8.8. Auto Negotiation Configレジスター5 7.8.9. Auto Negotiation Configレジスター6 7.8.10. Auto Negotiation Statusレジスター1 7.8.11. Auto Negotiation Statusレジスター2 7.8.12. Auto Negotiation Statusレジスター3 7.8.13. Auto Negotiation Statusレジスター4 7.8.14. Auto Negotiation Statusレジスター5 7.8.15. Link Training Configレジスター1 7.8.16. Link Training Configレジスター2 7.8.17. Link Training Statusレジスター1 7.8.18. レーン0のLink Training Configレジスター 7.8.19. レーン0のLink Training Frame Contents 7.8.20. レーン0のLocal Transceiver TX EQ 1 Settings 7.8.21. レーン0のLocal Transceiver TX EQ 2 Settings 7.8.22. ローカル・リンク・トレーニングのパラメーター 7.8.23. レーン1のLink Training Configレジスター 7.8.24. レーン1のLink Training Frame Contents 7.8.25. レーン1のLocal Transceiver TX EQ 1 Settings 7.8.26. レーン1のLocal Transceiver TX EQ 2 Settings 7.8.27. レーン2のLink Training Configレジスター 7.8.28. レーン2のLink Training Frame Contents 7.8.29. レーン2のLocal Transceiver TX EQ 1 Settings 7.8.30. レーン2のLocal Transceiver TX EQ 2 Settings 7.8.31. レーン3のLink Training Configレジスター 7.8.32. レーン3のLink Training Frame Contents 7.8.33. レーン3のLocal Transceiver TX EQ 1 Settings 7.8.34. レーン3のLocal Transceiver TX EQ 2 Settings
9. Ethernet Toolkitの概要 x
9.1. 機能
1. Low Latency 100G Ethernet Intel FPGA IPの概要
2. はじめに
3. IPコアのパラメーター
4. 機能の説明
5. リセット
6. インターフェイスおよび信号の説明
7. レジスター
8. リンクのデバッグ
9. Ethernet Toolkitの概要
10. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドのアーカイブ
11. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドの改訂履歴

7.5.1. TX統計情報レジスター

表 28.  Transmit Side Statisticsレジスター TX MACは発信フレームのFCSエラーをチェックしないため、TX統計情報レジスターは関連カテゴリーの統計情報を収集しません。すべてのFCSエラー関連レジスターは値0を維持する必要があります。さらに、TX MACはアンダーサイズ・フレームをチェックしません。したがって、CNTR_TX_FRAGMENTS レジスターおよび CNTR_TX_RUNT レジスターは値0を維持する必要があります。

アドレス

名前

説明

アクセス

0x800

CNTR_TX_FRAGMENTS_LO

64バイト未満であり、かつCRCエラーを報告する送信フレーム数 (下位32ビット)。

RO

0x801

CNTR_TX_FRAGMENTS_HI

64バイト未満であり、かつCRCエラーを報告する送信フレーム数 (上位32ビット)。

RO

0x802

CNTR_TX_JABBERS_LO

CRCエラーを報告する送信オーバーサイズ・フレーム数 (下位32ビット)。

RO

0x803

CNTR_TX_JABBERS_HI

CRCエラーを報告する送信オーバーサイズ・フレーム数 (上位32ビット)。

RO

0x804

CNTR_TX_FCS_LO

FCSエラーのある送信パケット数 (下位32ビット)。

RO

0x805

CNTR_TX_FCS_HI

FCSエラーのある送信パケット数 (上位32ビット)。

RO

0x806

CNTR_TX_CRCERR_LO

長さが64以上のフレームでCRCエラーを報告する送信フレーム数 (下位32ビット)。

RO

0x807

CNTR_TX_CRCERR_HI

長さが64以上のフレームでCRCエラーを報告する送信フレーム数 (上位32ビット)。

RO

0x808

CNTR_TX_MCAST_DATA_ERR_LO

エラーが発生した送信マルチキャスト・フレーム数。制御フレーム (下位32ビット) を除く。

RO

0x809

CNTR_TX_MCAST_DATA_ERR_HI

エラーが発生した送信マルチキャスト・フレーム数。制御フレーム (上位32ビット) を除く。

RO

0x80A

CNTR_TX_BCAST_DATA_ERR_LO

エラーが発生した送信ブロードキャスト・フレーム数。制御フレーム (下位32ビット) を除く。

RO

0x80B

CNTR_TX_BCAST_DATA_ERR_HI

エラーが発生した送信ブロードキャスト・フレーム数。制御フレーム (上位32ビット) を除く。

RO

0x80C

CNTR_TX_UCAST_DATA_ERR_LO

エラーが発生した送信ユニキャスト・フレーム数。制御フレーム (下位32ビット) を除く。

RO

0x80D

CNTR_TX_UCAST_DATA_ERR_HI

エラーが発生した送信ユニキャスト・フレーム数。制御フレーム (上位32ビット) を除く。

RO

0x80E

CNTR_TX_MCAST_CTRL_ERR_LO

エラーが発生した送信マルチキャスト制御フレーム数 (下位32ビット)。

RO

0x80F

CNTR_TX_MCAST_CTRL_ERR_HI

エラーが発生した送信マルチキャスト制御フレーム数 (上位32ビット)。

RO

0x810

CNTR_TX_BCAST_CTRL_ERR_LO

エラーが発生した送信ブロードキャスト制御フレーム数 (下位32ビット)。

RO

0x811

CNTR_TX_BCAST_CTRL_ERR_HI

エラーが発生した送信ブロードキャスト制御フレーム数 (上位32ビット)。

RO

0x812

CNTR_TX_UCAST_CTRL_ERR_LO

エラーが発生した送信ユニキャスト制御フレーム数 (下位32ビット)。

RO

0x813

CNTR_TX_UCAST_CTRL_ERR_HI

エラーが発生した送信ユニキャスト制御フレーム数 (上位32ビット)。

RO

0x814

CNTR_TX_PAUSE_ERR_LO

エラーが発生した送信ポーズフレーム数 (下位32ビット)。

RO

0x815

CNTR_TX_PAUSE_ERR_HI

エラーが発生した送信ポーズフレーム数 (上位32ビット)。

RO

0x816

CNTR_TX_64B_LO

64バイト送信フレーム数 (下位32ビット)。CRCフィールドを含むが、プリアンブルおよびSFDバイトは除く。

RO

0x817

CNTR_TX_64B_HI

64バイト送信フレーム数 (上位32ビット)。CRCフィールドを含むが、プリアンブルおよびSFDバイトは除く。

RO

0x818

CNTR_TX_65to127B_LO

65から127バイトまでの送信フレーム数 (下位32ビット)。

RO

0x819

CNTR_TX_65to127B_HI

65から127バイトまでの送信フレーム数 (上位32ビット)。

RO

0x81A

CNTR_TX_128to255B_LO

128から255バイトまでの送信フレーム数 (下位32ビット)。

RO

0x81B

CNTR_TX_128to255B_HI

128から255バイトまでの送信フレーム数 (上位32ビット)。

RO

0x81C

CNTR_TX_256to511B_LO

256から511バイトまでの送信フレーム数 (下位32ビット)。

RO

0x81D

CNTR_TX_256to511B_HI

256から511バイトまでの送信フレーム数 (上位32ビット)。

RO

0x81E

CNTR_TX_512to1023B_LO

512から1023バイトまでの送信フレーム数 (下位32ビット)。

RO

0x81F

CNTR_TX_512to1023B_HI

512から1023バイトまでの送信フレーム数 (上位32ビット)。

RO

0x820

CNTR_TX_1024to1518B_LO

1024から1518バイトまでの送信フレーム数 (下位32ビット)。

RO

0x821

CNTR_TX_1024to1518B_HI

1024から1518バイトまでの送信フレーム数 (上位32ビット)。

RO

0x822

CNTR_TX_1519toMAXB_LO

サイズが1519バイトから MAX_TX_SIZE_CONFIG レジスターで指定したバイト数の間の送信フレーム数 (下位32ビット)。

RO

0x823

CNTR_TX_1519toMAXB_HI

サイズが1519バイトから MAX_TX_SIZE_CONFIG レジスターで指定したバイト数の間の送信フレーム数 (上位32ビット)。

RO

0x824

CNTR_TX_OVERSIZE_LO

送信したオーバーサイズ・フレーム (MAX_TX_SIZE_CONFIG レジスターで指定したバイト数より多くのバイト数を持つフレーム) 数 (下位32ビット)。

RO

0x825

CNTR_TX_OVERSIZE_HI

送信したオーバーサイズ・フレーム (MAX_TX_SIZE_CONFIG レジスターで指定したバイト数より多くのバイト数を持つフレーム) 数 (上位32ビット)。

RO

0x826

CNTR_TX_MCAST_DATA_OK_LO

送信有効マルチキャスト・フレーム数。制御フレームを除く (下位32ビット)。

RO

0x827

CNTR_TX_MCAST_DATA_OK_HI

送信有効マルチキャスト・フレーム数。制御フレームを除く (上位32ビット)。

RO

0x828

CNTR_TX_BCAST_DATA_OK_LO

送信有効ブロードキャスト・フレーム数。制御フレームを除く (下位32ビット)。

RO

0x829

CNTR_TX_BCAST_DATA_OK_HI

送信有効ブロードキャスト・フレーム数。制御フレームを除く (上位32ビット)。

RO

0x82A

CNTR_TX_UCAST_DATA_OK_LO

送信有効ユニキャスト・フレーム数。制御フレームを除く (下位32ビット)。

RO

0x82B

CNTR_TX_UCAST_DATA_OK_HI

送信有効ユニキャスト・フレーム数。制御フレームを除く (上位32ビット)。

RO

0x82C

CNTR_TX_MCAST_CTRL_LO

送信有効マルチキャスト・フレーム数。データフレームを除く (下位32ビット)。

RO

0x82D

CNTR_TX_MCAST_CTRL_HI

送信有効マルチキャスト・フレーム数。データフレームを除く (上位32ビット)。

RO

0x82E

CNTR_TX_BCAST_CTRL_LO

送信有効ブロードキャスト・フレーム数。データフレームを除く (下位32ビット)。

RO

0x82F

CNTR_TX_BCAST_CTRL_HI

送信有効ブロードキャスト・フレーム数。データフレームを除く (上位32ビット)。

RO

0x830

CNTR_TX_UCAST_CTRL_LO

送信有効ユニキャスト・フレーム数。制御フレームを除く (下位32ビット)。

RO

0x831

CNTR_TX_UCAST_CTRL_HI

送信有効ユニキャスト・フレーム数。制御フレームを除く (上位32ビット)。

RO

0x832

CNTR_TX_PAUSE_LO

送信有効ポーズフレーム数 (下位32ビット)。

RO

0x833

CNTR_TX_PAUSE_HI

送信有効ポーズフレーム数 (上位32ビット)。

RO

0x834

CNTR_TX_RUNT_LO

送信ラントパケット数 (下位32ビット)。IPコアでは、長さが9バイト未満のフレームは送信しません。IPコアは、長さ9バイトから64バイトのフレームをパディングして64バイトに拡張します。したがって、このカウンターは、通常の動作条件では増加しません。

RO

0x835

CNTR_TX_RUNT_HI

送信ラントパケット数 (上位32ビット)。IPコアでは、長さが9バイト未満のフレームは送信しません。IPコアは、長さ9バイトから64バイトのフレームをパディングして64バイトに拡張します。したがって、このカウンターは、通常の動作条件では増加しません。

RO
0x836–0x844

Reserved
0x845

CNTR_TX_CONFIG

ビット[2:0]: TX統計値カウンターのコンフィグレーション
  • ビット[2]: シャドウ要求 (アクティブHigh)。値1に設定すると、TX統計値収集が一時停止します。基になるカウンターは引き続き動作しますが、読み出し可能な値は、一時停止フラグがアクティブ化されたときのスナップショットを反映しています。0を書き込んでリリースします。
  • ビット[1]: パリティーエラー・クリア。ソフトウェアがこのビットを設定すると、IPコアによりパリティービット CNTR_TX_STATUS[0] がクリアされます。このビット (CNTR_TX_CONFIG[1]) はセルフクリアです。
  • ビット[0]: ソフトウェアはこのビットを1の値に設定して、すべてのTX統計情報レジスターを同時にリセットできます。このビットはセルフクリアです。
ビット[31:3] はReservedです。 		RW
0x846 CNTR_TX_STATUS
  • ビット[1]: TX統計情報レジスターが一時停止していることを示します (CNTR_TX_CONFIG[2] がアサートされている間)。
  • ビット[0]: TX統計値カウンターに少なくとも1つのパリティーエラーが存在することを示します。
ビット[31:2] はReservedです。 		RO
0x847–0x85F

Reserved
0x860 TxPayloadOctetsOK_LO FCS、アンダーサイズ、オーバーサイズ、またはペイロード長エラーのないフレームの送信ペイロードバイト数です。TX MAC (オフセット0x40Aの TX_MAC_CONTROL レジスターのビット[1] の値が1) のVLAN検出がオフになっている場合、IPコアではVLANヘッダーバイト (VLANの場合は4バイト、スタックVLANの場合は8バイト) をペイロードバイトとしてカウントします。このレジスターは、IEEE Standard 802.3-2008内の項5.2.2.1.8におけるOctetsOctetsTransmittedOKの要件に準拠しています。 RO
0x861 TxPayloadOctetsOK_HI RO
0x862 TxFrameOctetsOK_LO FCS、アンダーサイズ、オーバーサイズ、またはペイロード長のエラーのないフレームの送信バイト数です。このレジスターは、RFC3635 (Managed Objects for Ethernet-like Interface Types) のifOutOctetsおよびRFC2819 (Remote Network Monitoring Management Information Base (RMON)) のTX etherStatsOctetsの要件に準拠しています。 RO
0x863 TxFrameOctetsOK_HI RO
レベル 2 の表題