Low Latency 100G Ethernet Intel® IPコア・ユーザーガイド: インテル® Stratix® 10デバイス用

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ID 683100
日付 5/21/2021
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ドキュメント目次
ドキュメント目次 x
1. Low Latency 100G Ethernet Intel FPGA IPの概要 2. はじめに 3. IPコアのパラメーター 4. 機能の説明 5. リセット 6. インターフェイスおよび信号の説明 7. レジスター 8. リンクのデバッグ 9. Ethernet Toolkitの概要 10. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドのアーカイブ 11. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドの改訂履歴
1. Low Latency 100G Ethernet Intel FPGA IPの概要 x
1.1. Low Latency 100G Ethernet Intel FPGA IPコアでサポートされている機能 1.2. IPコアのデバイスファミリーおよびスピードグレードのサポート 1.3. IPコアの検証 1.4. パフォーマンスおよびリソース使用率 1.5. リリース情報
1.2. IPコアのデバイスファミリーおよびスピードグレードのサポート x
1.2.1. Low Latency 100G Ethernet Intel FPGA IPコアによるデバイスファミリーのサポート 1.2.2. Low Latency 100G Ethernet Intel FPGA IPコアによるデバイスのスピードグレードのサポート
1.3. IPコアの検証 x
1.3.1. シミュレーション環境 1.3.2. コンパイルのチェック 1.3.3. ハードウェアのテスト
2. はじめに x
2.1. Intel® FPGA IPコアのインストールとライセンス取得 2.2. IPコアのパラメーターとオプションの指定 2.3. IPコアのシミュレーション 2.4. 生成ファイルの構造 2.5. IPコアのデザインへの統合 2.6. IPコアのテストベンチ 2.7. フルデザインのコンパイルおよびFPGAのプログラミング
2.5. IPコアのデザインへの統合 x
2.5.1. ピン･アサインメント 2.5.2. トランシーバーPLLの追加 2.5.3. Low Latency 100G Ethernet Intel FPGA IPコアの配置設定
4. 機能の説明 x
4.1. システムの概要 4.2. Low Latency 100G Ethernet Intel FPGA IPコアのTXデータパス 4.3. Low Latency 100G Ethernet Intel FPGA IPコアのRXデータパス 4.4. フロー制御 4.5. イーサネット送信に対するユーザー・インターフェイス 4.6. オート・ネゴシエーションおよびリンク・トレーニング 4.7. 自動適応
4.2. Low Latency 100G Ethernet Intel FPGA IPコアのTXデータパス x
4.2.1. プリアンブル、スタート、およびSFD挿入 4.2.2. Length/Typeフィールドの処理 4.2.3. フレームパディング 4.2.4. フレーム・チェック・シーケンス (CRC-32) の挿入 4.2.5. パケット間ギャップの調整 4.2.6. エラー挿入テストおよびデバッグ機能 4.2.7. TX PCS 4.2.8. TX RSFEC
4.3. Low Latency 100G Ethernet Intel FPGA IPコアのRXデータパス x
4.3.1. Low Latency 100G Ethernet Intel FPGA IPコアのプリアンブル処理 4.3.2. IPコアによる厳密SFDチェック 4.3.3. Low Latency 100G Ethernet Intel FPGA IPコアのFCS (CRC-32) の除去 4.3.4. Low Latency 100G Ethernet Intel FPGA IPコアのCRCチェック 4.3.5. Low Latency 100G Ethernet Intel FPGA IPコアの不正形式パケット処理 4.3.6. RXのCRC転送 4.3.7. パケット間ギャップ 4.3.8. RX PCS 4.3.9. RX RSFEC
4.4. フロー制御 x
4.4.1. TXのPause/PFCフロー制御送信 4.4.2. XON/XOFF一時停止フレーム
4.5. イーサネット送信に対するユーザー・インターフェイス x
4.5.1. 送信の順序 4.5.2. TXおよびRXデータパスのビット順序
6. インターフェイスおよび信号の説明 x
6.1. ユーザーロジックに対するTX MACインターフェイス 6.2. ユーザーロジックに対するRX MACインターフェイス 6.3. トランシーバー 6.4. トランシーバー・リコンフィグレーション信号 6.5. Avalon-MM管理インターフェイス 6.6. その他のステータス信号およびデバッグ信号 6.7. リセット信号 6.8. クロック 6.9. Flow Control Interface
6.4. トランシーバー・リコンフィグレーション信号 x
6.4.1. バックグラウンド・キャリブレーションのディスエーブル
7. レジスター x
7.1. PHYレジスター 7.2. TX MACレジスター 7.3. RX MACレジスター 7.4. Pause/PFC Flow Controlレジスター 7.5. 統計情報レジスター 7.6. TX Reed-Solomon FECレジスター 7.7. RX Reed-Solomon FECレジスター 7.8. Auto NegotiationおよびLink Trainingレジスター
7.5. 統計情報レジスター x
7.5.1. TX統計情報レジスター 7.5.2. RX統計情報レジスター
7.8. Auto NegotiationおよびLink Trainingレジスター x
7.8.1. AN/LT Sequencer Config 7.8.2. AN/LT Sequencer Status 7.8.3. Auto Negotiation Configレジスター1 7.8.4. Auto Negotiation Configレジスター2 7.8.5. Auto Negotiation Statusレジスター 7.8.6. Auto Negotiation Configレジスター3 7.8.7. Auto Negotiation Configレジスター4 7.8.8. Auto Negotiation Configレジスター5 7.8.9. Auto Negotiation Configレジスター6 7.8.10. Auto Negotiation Statusレジスター1 7.8.11. Auto Negotiation Statusレジスター2 7.8.12. Auto Negotiation Statusレジスター3 7.8.13. Auto Negotiation Statusレジスター4 7.8.14. Auto Negotiation Statusレジスター5 7.8.15. Link Training Configレジスター1 7.8.16. Link Training Configレジスター2 7.8.17. Link Training Statusレジスター1 7.8.18. レーン0のLink Training Configレジスター 7.8.19. レーン0のLink Training Frame Contents 7.8.20. レーン0のLocal Transceiver TX EQ 1 Settings 7.8.21. レーン0のLocal Transceiver TX EQ 2 Settings 7.8.22. ローカル・リンク・トレーニングのパラメーター 7.8.23. レーン1のLink Training Configレジスター 7.8.24. レーン1のLink Training Frame Contents 7.8.25. レーン1のLocal Transceiver TX EQ 1 Settings 7.8.26. レーン1のLocal Transceiver TX EQ 2 Settings 7.8.27. レーン2のLink Training Configレジスター 7.8.28. レーン2のLink Training Frame Contents 7.8.29. レーン2のLocal Transceiver TX EQ 1 Settings 7.8.30. レーン2のLocal Transceiver TX EQ 2 Settings 7.8.31. レーン3のLink Training Configレジスター 7.8.32. レーン3のLink Training Frame Contents 7.8.33. レーン3のLocal Transceiver TX EQ 1 Settings 7.8.34. レーン3のLocal Transceiver TX EQ 2 Settings
9. Ethernet Toolkitの概要 x
9.1. 機能
1. Low Latency 100G Ethernet Intel FPGA IPの概要
2. はじめに
3. IPコアのパラメーター
4. 機能の説明
5. リセット
6. インターフェイスおよび信号の説明
7. レジスター
8. リンクのデバッグ
9. Ethernet Toolkitの概要
10. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドのアーカイブ
11. Low Latency 100G Ethernet Intel FPGA IPコア・ユーザーガイドの改訂履歴

6.1. ユーザーロジックに対するTX MACインターフェイス

Low Latency 100G Ethernet Intel FPGA IPコアのTXクライアント・インターフェイスは、 Avalon® ストリーミング・インターフェイス・プロトコルを採用しています。 Avalon® ストリーミング・インターフェイス・プロトコルは、同期ポイントツーポイントの単方向インターフェイスで、データストリームのプロデューサー (ソース) とデータのコンシューマー (シンク) を接続します。このインターフェイスの主なプロパティーは次のとおりです。

  • スタート・オブ・パケット (SOP) 信号とエンド・オブ・パケット (EOP) 信号でフレーム転送を区切ります。
  • SOPは常にMSB内になければなりません。これにより、受信データの解釈と処理が簡単になります。
  • valid信号によってソースからシンクまでの信号を分類します。
  • シンクでは、ソースにバックプレッシャーをかけるためにReady信号を使用します。ソースは通常、シンクからのReady信号のデアサートに応答します。そのために、同じデータがシンクによって受け入れられるまで駆動します。readyLatency で定義するのは、Ready信号のアサートとデアサートの関係や、データ転送が ready であると見なされるサイクルです。TXクライアント・インターフェイスの readyLatency ではゼロサイクルです。

送信方向では、クライアントはソースとして動作し、TX MACはシンクとして動作します。

表 12.   Avalon® TXクライアント・ストリーミング・インターフェイスの信号すべてのインターフェイス信号のクロッキングは、clk_txmac クロックにより行われます。

信号名

入力/出力

説明
clk_txmac 出力

IPコアのTXクロックは clk_txmac です。このクロックの周波数は390.625MHzです。

l8_tx_data[511:0]

入力

TXデータです。プリアンブル・パススルー機能がイネーブルされている場合、データはプリアンブルから開始します。

Low Latency 100G Ethernet Intel FPGA IPコアでは、9バイト未満の着信フレームは正しく処理されません。そのようなフレームが、TXクライアント・インターフェイスに到達しないようにしてください。

各TXデータパケットの送信は、中間のIDLEサイクルなしで行ってください。したがって、アプリケーションでは、かならず単一のパケットのデータの提供が、連続したクロックサイクルでできるようにしてください。データが使用できない場合は、データをデザインでバッファリングします。そして、l8_tx_data[511:0] で送信するパケットデータが使用可能であるか、または時間どおりに使用できるようになることが確認できたら l8_tx_startofpacket をアサートしてください。

l8_tx_empty[5:0]

入力

l8_tx_endofpacket がアサートされたときの l8_tx_data[511:0] の空のバイト数を示します。

l8_tx_startofpacket

入力

アサートされると、パケットの開始を示します。パケットはMSBで始まります。
l8_tx_endofpacket

入力

アサートされると、パケットの終了を示します。
l8_tx_ready

出力

アサートされると、MACはデータを受信する準備ができています。l8_tx_ready 信号は肯定応答として機能します。ソースは l8_tx_valid および l8_tx_data[511:0] を駆動し、シンクが l8_tx_ready をアサートするのを待ちます。readyLatency はゼロサイクルであるため、IPコアでは、l8_tx_ready をアサートするのと同じサイクルで有効なデータを受け入れます。

l8_tx_ready 信号は、MACによる通常の動作モードでのデータの受信準備ができていることを示します。ただし、l8_tx_ready 信号の表示は、リセット後は適切ではないことがあります。パケットの送信が、イーサネット・リンクによるパケットの送信が確実にできるようになる前に行われないようにするには、アプリケーションによるTXクライアント・インターフェイス上のパケット送信は、tx_lanes_stable 信号がアサートされるまで行わないでください。

l8_tx_valid

入力

アサートされると、l8_tx_data は有効です。この信号は、同じパケットの l8_tx_startofpacket と l8_tx_endofpacket のアサート間で継続的にアサートされる必要があります。

l8_tx_error 入力 EOPサイクルで (l8_tx_endofpacket がアサートされている間に) アサートされると、IPコアに指示して、パケットへのエラー挿入をイーサネット・リンクへのエラー送信前に行います。
l8_txstatus_valid 出力 アサートされると、l8_txstatus_data および l8_txstatus_error[6:0] が有効なデータを駆動していることを示します。
l8_txstatus_data[39:0] 出力

送信フレームに関する情報を指定します。次のフィールドが定義されています。

  • ビット[39]: アサートされると、PFCフレームを示します。
  • ビット[38]: アサートされると、ユニキャスト・フレームを示します。
  • ビット[37]: アサートされると、マルチキャスト・フレームを示します。
  • ビット[36]: アサートされると、ブロードキャスト・フレームを示します。
  • ビット[35]: アサートされると、一時停止フレームを示します。
  • ビット[34]: アサートされると、制御フレームを示します。
  • ビット[33]: アサートされると、VLANフレームを示します。
  • ビット[32]: アサートされると、スタックVLANフレームを示します。
  • ビット[31:16]: 宛先アドレスの最初のバイトからFCSの最後のバイトまでのフレーム長を指定します。
  • ビット[15：0]: ペイロード長を指定します。
l8_txstatus_error[6:0] 出力

送信フレームのエラータイプを指定します。次のフィールドが定義されています。

  • ビット[6:3]: 予約済み
  • ビット[2]: ペイロード長エラー
  • ビット[1]: オーバーサイズ・フレーム
  • ビット[0]: 予約済み
この信号は、l8_txstatus_valid がアサートされたときに有効です。
図 18. Low Latency 100G Ethernet Intel FPGA IP用のTX Avalon-STクライアント・インターフェイスのトラフィックIPコアのTXクライアント・インターフェイスの一般的なトラフィックを示しています。
関連情報
レベル 2 の表題