JESD204B Intel® FPGA IPユーザーガイド

ダウンロード PDF
ID 683442
日付 8/18/2022
Public
ドキュメント目次
ドキュメント目次 x
1. JESD204B IPのクイック・リファレンス 2. JESD204B Intel® FPGA IPについて 3. はじめに 4. JESD204B IPの機能の説明 5. JESD204B IPの確定的レイテンシーの実装ガイドライン 6. JESD204B IPのデバッグ・ガイドライン 7. JESD204B Intel® FPGA IPユーザーガイド・アーカイブ 8. JESD204B Intel® FPGA IPユーザーガイドの改訂履歴
2. JESD204B Intel® FPGA IPについて x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. データパスモード 2.4. IPバリエーション 2.5. JESD204B IPコンフィグレーション 2.6. チャネル・ボンディング 2.7. パフォーマンスとリソース使用率
2.5. JESD204B IPコンフィグレーション x
2.5.1. ランタイム・コンフィグレーション
3. はじめに x
3.1. Intel® FPGA IPコアの紹介 3.2. インテルFPGA IPコアのインストールとライセンス取得 3.3. Intel® FPGA IP Evaluation Mode 3.4. IPコアのアップグレード 3.5. IP Catalogとパラメーター・エディター 3.6. デザインのウォークスルー 3.7. JESD204Bのデザイン例 3.8. JESD204B IPデザインの考慮事項 3.9. JESD204B Intel® FPGA IPパラメーター 3.10. JESD204B IPのコンポーネント・ファイル 3.11. JESD204B IPのテストベンチ
3.6. デザインのウォークスルー x
3.6.1. 新しいインテルQuartus Primeプロジェクトの作成 3.6.2. IPのパラメーター化と生成 3.6.3. JESD204B IPコアデザインのコンパイル 3.6.4. FPGAデバイスのプログラミング
3.8. JESD204B IPデザインの考慮事項 x
3.8.1. プラットフォーム・デザイナーでのJESD204B IPの統合 3.8.2. ピンの割り当て 3.8.3. 外部トランシーバーPLLの追加 3.8.4. 入力クロックのタイミング制約
3.11. JESD204B IPのテストベンチ x
3.11.1. IPテストベンチの生成とシミュレーション 3.11.2. テストベンチのシミュレーション・フロー
3.11.1. IPテストベンチの生成とシミュレーション x
3.11.1.1. テストベンチ・シミュレーション・モデルの生成 3.11.1.2. IPテストベンチのシミュレーション
4. JESD204B IPの機能の説明 x
4.1. トランスミッター 4.2. レシーバー 4.3. 動作 4.4. クロッキング・スキーム 4.5. スキームのリセット 4.6. 信号 4.7. レジスター
4.1. トランスミッター x
4.1.1. TXデータリンク層 4.1.2. TX PHY層
4.1.1. TXデータリンク層 x
4.1.1.1. TX CGS 4.1.1.2. TX ILAS 4.1.1.3. ユーザー・データ・フェーズ
4.2. レシーバー x
4.2.1. RXデータリンク層 4.2.2. RX PHY層
4.2.1. RXデータリンク層 x
4.2.1.1. RX CGS 4.2.1.2. フレーム同期 4.2.1.3. フレーム・アライメント 4.2.1.4. レーン・アライメント 4.2.1.5. ILASデータ 4.2.1.6. 初期レーン同期
4.3. 動作 x
4.3.1. 動作モード 4.3.2. スクランブラーとデスクランブラー 4.3.3. SYNC_N信号 4.3.4. リンクの再初期化 4.3.5. リンク・スタートアップ・シーケンス 4.3.6. SYNC_N信号によるエラー報告
4.3.1. 動作モード x
4.3.1.1. Subclass 0動作モード 4.3.1.2. Subclass 1動作モード 4.3.1.3. Subclass 2動作モード
4.4. クロッキング・スキーム x
4.4.1. デバイスクロック 4.4.2. リンククロック 4.4.3. ローカル・マルチフレーム・クロック 4.4.4. クロック相関 4.4.5. トランシーバーのキャリブレーション・クロックソース
4.5. スキームのリセット x
4.5.1. リセットシーケンス 4.5.2. ADC–FPGAサブシステムのリセットシーケンス 4.5.3. FPGA–DACサブシステムのリセットシーケンス
4.6. 信号 x
4.6.1. トランスミッター信号 4.6.2. レシーバー信号
4.7. レジスター x
4.7.1. レジスター・アクセス・タイプの規則 4.7.2. トランスミッター・レジスター 4.7.3. レシーバーレジスター
5. JESD204B IPの確定的レイテンシーの実装ガイドライン x
5.1. 入力SYSREF信号の制約 5.2. プログラム可能なRBDオフセット 5.3. プログラム可能なLMFCオフセット 5.4. リンクの再初期化中の確定的レイテンシーの維持
6. JESD204B IPのデバッグ・ガイドライン x
6.1. クロッキング・スキーム 6.2. JESD204Bパラメーター 6.3. SPIプログラミング 6.4. コンバーターとFPGAの動作条件 6.5. 信号極性とFPGAピンの割り当て 6.6. デザイン階層に合わせたSignal Tapデバッグファイルの作成 6.7. システムコンソールを使用したJESD204Bリンクのデバッグ
6.6. デザイン階層に合わせたSignal Tapデバッグファイルの作成 x
6.6.1. 無関係な信号の削除とEタイルPHY信号の追加
1. JESD204B IPのクイック・リファレンス
2. JESD204B Intel® FPGA IPについて
3. はじめに
4. JESD204B IPの機能の説明
5. JESD204B IPの確定的レイテンシーの実装ガイドライン
6. JESD204B IPのデバッグ・ガイドライン
7. JESD204B Intel® FPGA IPユーザーガイド・アーカイブ
8. JESD204B Intel® FPGA IPユーザーガイドの改訂履歴

2.6. チャネル・ボンディング

JESD204B IPはチャネル・ボンディング、つまりボンディング・モード (インテルAgilex、インテルStratix 10、インテルArria 10、およびインテルCyclone 10 GXのPMAボンディング) およびノンボンディング・モードをサポートします。

選択したチャネル・ボンディング・モードは、トランスミッターのチャネル間スキューに影響する場合があります。ボンディングされたトランスミッターのデータパス・クロッキングは、ボンディングされていないチャネル・コンフィグレーションと比較して、チャネル間のスキューが低くなります。

インテル® Stratix® 10 LタイルおよびHタイル、インテルArria 10、およびインテルCyclone 10 GXデバイスの場合、ATX PLLおよびfPLLをボンディング・コンフィグレーションとノンボンディング・コンフィグレーションで接続する方法については、各トランシーバーPHYユーザーガイドのPMAボンディングの章を参照してください。ノンボンディング・コンフィグレーションの場合、Implementing Multi-Channel xN Non-Bonded Configurationを参照してください。ボンディング・コンフィグレーションの場合、Implementing x6/xN Bonding Modeを参照してください。

  • PHY-onlyのモードでは、チャネルが同じ側面にある場合、最大32のチャネルを生成できます。MACおよびPHY統合モードでは、最大8チャネルを生成できます。
    注: 32の最大チャネルは、コンフィグレーションを簡単にするためのものです。サポートされている実際のチャネル数については、 インテル® FPGAトランシーバーPHYユーザーガイドを参照してください。
  • ボンディング・チャネル・コンフィグレーションでは、すべてのチャネルのトランシーバー・クロック・スキューが低いほど、チャネル間のスキューが低くなります。
    • Stratix V、Arria V、およびCyclone Vデバイスの場合、ボンティング・モードを選択するときは連続チャネルを使用する必要があります。JESD204B IPは、設定したトランシーバー・チャネルの数に応じて、×6、×N、またはフィードバック補償 (fb_compensation) ボンディングを自動的に選択します。
    • インテル® Arria® 10、 インテル® Cyclone® 10 GX、 インテル® Stratix® 10 LタイルおよびHタイルデバイスの場合、チャネルをボンティング・グループに連続して配置する必要はありません。クロック・ネットワークの選択については、表 7 を参照してください。PMA Bondingの詳細については、各トランシーバーPHYユーザーガイドのチャネル・ボンディングの項を参照してください。
    • インテル® Agilex™ および インテル® Stratix® 10 Eタイルデバイスの場合、連続チャネルを使用して、NRZ PMAトランシーバー・チャネルとのチャネル・ボンディングをイネーブルする必要があります。
  • ノンボンディング・チャネル・コンフィグレーションでは、トランシーバー・クロック・スキューが大きくなり、各チャネルのトランスミッター位相補償FIFOでのレイテンシーが等しくありません。これにより、チャネル間スキューが大きくなる可能性があります。
表 6.  ボンディングおよびノンボンディング・モードでサポートされている最大レーン数 (L)
デバイスファミリー コア・バリエーション ボンディング・モードのコンフィグレーション 最大レーン数 (L)

インテル® Agilex™

インテル® Stratix® 10

インテル® Arria® 10

インテル® Cyclone® 10 GX

Stratix V

Arria V GZ

Cyclone V

 PHYのみ ボンディング 32 2
ノンボンディング 32 2
MACおよびPHY ボンディング 8
ノンボンディング 8
Arria V PHYのみ ボンディング 32 2
ノンボンディング 32 2
MACおよびPHY ボンディング 6
ノンボンディング 8
表 7.  ボンディング・モードのクロック・ネットワークの選択
注: クロック・ネットワークの選択は、 インテル® Stratix® 10 Eタイルデバイスには適用されません。
デバイスファミリー L ≤ 6 L > 6

インテル® Stratix® 10 LタイルとHタイル

インテル® Arria® 10

インテル® Cyclone® 10 GX

×6 ×N 3
Stratix V ×6 フィードバック補償
Arria V ×N ×N
Arria V GZ ×6 フィードバック補償
Cyclone V ×N ×N
関連情報
2 ここに一覧表示されている最大レーン数は、コンフィグレーションを簡単にするためのものです。サポートされている実際のチャネル数については、 インテル® FPGAトランシーバーPHYユーザーガイドを参照してください。
3 ボンディング・モードは、15 Gbpsを超えるデータレートではサポートされていません。×Nクロック・ネットワークでサポートされている最大データレートとチャネルスパン、およびデバイスのトランシーバー電源動作条件については、それぞれのデータシートを参照してください。
レベル 2 の表題