JESD204B Intel® FPGA IPユーザーガイド

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ID 683442
日付 8/18/2022
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ドキュメント目次
ドキュメント目次 x
1. JESD204B IPのクイック・リファレンス 2. JESD204B Intel® FPGA IPについて 3. はじめに 4. JESD204B IPの機能の説明 5. JESD204B IPの確定的レイテンシーの実装ガイドライン 6. JESD204B IPのデバッグ・ガイドライン 7. JESD204B Intel® FPGA IPユーザーガイド・アーカイブ 8. JESD204B Intel® FPGA IPユーザーガイドの改訂履歴
2. JESD204B Intel® FPGA IPについて x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. データパスモード 2.4. IPバリエーション 2.5. JESD204B IPコンフィグレーション 2.6. チャネル・ボンディング 2.7. パフォーマンスとリソース使用率
2.5. JESD204B IPコンフィグレーション x
2.5.1. ランタイム・コンフィグレーション
3. はじめに x
3.1. Intel® FPGA IPコアの紹介 3.2. インテルFPGA IPコアのインストールとライセンス取得 3.3. Intel® FPGA IP Evaluation Mode 3.4. IPコアのアップグレード 3.5. IP Catalogとパラメーター・エディター 3.6. デザインのウォークスルー 3.7. JESD204Bのデザイン例 3.8. JESD204B IPデザインの考慮事項 3.9. JESD204B Intel® FPGA IPパラメーター 3.10. JESD204B IPのコンポーネント・ファイル 3.11. JESD204B IPのテストベンチ
3.6. デザインのウォークスルー x
3.6.1. 新しいインテルQuartus Primeプロジェクトの作成 3.6.2. IPのパラメーター化と生成 3.6.3. JESD204B IPコアデザインのコンパイル 3.6.4. FPGAデバイスのプログラミング
3.8. JESD204B IPデザインの考慮事項 x
3.8.1. プラットフォーム・デザイナーでのJESD204B IPの統合 3.8.2. ピンの割り当て 3.8.3. 外部トランシーバーPLLの追加 3.8.4. 入力クロックのタイミング制約
3.11. JESD204B IPのテストベンチ x
3.11.1. IPテストベンチの生成とシミュレーション 3.11.2. テストベンチのシミュレーション・フロー
3.11.1. IPテストベンチの生成とシミュレーション x
3.11.1.1. テストベンチ・シミュレーション・モデルの生成 3.11.1.2. IPテストベンチのシミュレーション
4. JESD204B IPの機能の説明 x
4.1. トランスミッター 4.2. レシーバー 4.3. 動作 4.4. クロッキング・スキーム 4.5. スキームのリセット 4.6. 信号 4.7. レジスター
4.1. トランスミッター x
4.1.1. TXデータリンク層 4.1.2. TX PHY層
4.1.1. TXデータリンク層 x
4.1.1.1. TX CGS 4.1.1.2. TX ILAS 4.1.1.3. ユーザー・データ・フェーズ
4.2. レシーバー x
4.2.1. RXデータリンク層 4.2.2. RX PHY層
4.2.1. RXデータリンク層 x
4.2.1.1. RX CGS 4.2.1.2. フレーム同期 4.2.1.3. フレーム・アライメント 4.2.1.4. レーン・アライメント 4.2.1.5. ILASデータ 4.2.1.6. 初期レーン同期
4.3. 動作 x
4.3.1. 動作モード 4.3.2. スクランブラーとデスクランブラー 4.3.3. SYNC_N信号 4.3.4. リンクの再初期化 4.3.5. リンク・スタートアップ・シーケンス 4.3.6. SYNC_N信号によるエラー報告
4.3.1. 動作モード x
4.3.1.1. Subclass 0動作モード 4.3.1.2. Subclass 1動作モード 4.3.1.3. Subclass 2動作モード
4.4. クロッキング・スキーム x
4.4.1. デバイスクロック 4.4.2. リンククロック 4.4.3. ローカル・マルチフレーム・クロック 4.4.4. クロック相関 4.4.5. トランシーバーのキャリブレーション・クロックソース
4.5. スキームのリセット x
4.5.1. リセットシーケンス 4.5.2. ADC–FPGAサブシステムのリセットシーケンス 4.5.3. FPGA–DACサブシステムのリセットシーケンス
4.6. 信号 x
4.6.1. トランスミッター信号 4.6.2. レシーバー信号
4.7. レジスター x
4.7.1. レジスター・アクセス・タイプの規則 4.7.2. トランスミッター・レジスター 4.7.3. レシーバーレジスター
5. JESD204B IPの確定的レイテンシーの実装ガイドライン x
5.1. 入力SYSREF信号の制約 5.2. プログラム可能なRBDオフセット 5.3. プログラム可能なLMFCオフセット 5.4. リンクの再初期化中の確定的レイテンシーの維持
6. JESD204B IPのデバッグ・ガイドライン x
6.1. クロッキング・スキーム 6.2. JESD204Bパラメーター 6.3. SPIプログラミング 6.4. コンバーターとFPGAの動作条件 6.5. 信号極性とFPGAピンの割り当て 6.6. デザイン階層に合わせたSignal Tapデバッグファイルの作成 6.7. システムコンソールを使用したJESD204Bリンクのデバッグ
6.6. デザイン階層に合わせたSignal Tapデバッグファイルの作成 x
6.6.1. 無関係な信号の削除とEタイルPHY信号の追加
1. JESD204B IPのクイック・リファレンス
2. JESD204B Intel® FPGA IPについて
3. はじめに
4. JESD204B IPの機能の説明
5. JESD204B IPの確定的レイテンシーの実装ガイドライン
6. JESD204B IPのデバッグ・ガイドライン
7. JESD204B Intel® FPGA IPユーザーガイド・アーカイブ
8. JESD204B Intel® FPGA IPユーザーガイドの改訂履歴

5.3. プログラム可能なLMFCオフセット

JESD204Bサブシステム・デザインに確定的レイテンシーの問題がある場合、TXおよびRX IPコアのプログラム可能なLMFCオフセットでは、確定的レイテンシーを実現できる柔軟性を提供します。

TX LMFCオフセットは、TX LMFCカウンターをDACのLMFCカウンターにアライメントすることができます。RX LMFCオフセットは、RX LMFCカウンターをADCのLMFCカウンターにアライメントすることができます。JESD204Bリンクの両端にあるTXとRXのLMFCカウンター間の位相オフセットは、確定的レイテンシーの不確実性に寄与します。位相オフセットの原因は、次のとおりです。

  • TXデバイスとRXデバイス (FPGAとコンバーター) の間のPCBにおけるSYSREFトレース長の不一致
  • FPGAおよびコンバーター・デバイスによってSYSREFパルスが検出されたときのLMFCカウンターのリセットにおける遅延の違い

JESD204BリンクのRXデバイスは、確定的レイテンシーの調整を担当します。次の図では、syncn_sysref_ctrl レジスターのcsr_lmfc_offsetフィールドを使用して、RX LMFCオフセットに加えることができる調整を示しています。これは、csr_rbd_offsetを使用して確定的レイテンシーを実現するための代替手段です。

図 30. RXの正当なLMFCオフセット値の選択

図中の一連のイベントは、次のとおりです。

  1. トレース長の不一致により、SYSREFパルスが最初にADCに到達します。
  2. SYSREFパルスがHighでサンプリングされてから、ADCの内部LMFCカウンターがリセットされるまでの間に、確定的な遅延が発生します。
  3. SYSREFパルスは、パルスがADCに到着した後、FPGA IPコアポート rx_sysref に到着します。
  4. FPGA IPコアの内部LMFCカウンターは、SYSREFがサンプリングされてから2リンク・クロック・サイクルをリセットします。
  5. ADCとFPGAのLMFCカウンター間のLMFC位相オフセットは、約3.5リンク・クロック・サイクルです。
  6. FPGAは、LMFC境界でSYNC_Nをデアサートします。
  7. ADC JESD204BコアがSYNC_Nのデアサートを検出します。
  8. ADCで2番目のLMFC境界の後にSYNC_Nのデアサートが検出されるため、ILAS送信は3番目のLMFC境界で開始されます。
  9. この例では、ILASは1つのローカル・マルチフレーム内でIPコアのRBDエラスティック・バッファーに到達します。他のシステムでは、RBDエラスティック・バッファーへの到着が複数のローカル・マルチフレームにまたがることがあります。csr_rbd_offset = 0と仮定すると、パワーサイクル変動により、RBDエラスティック・バッファーが3番目または4番目のLMFC境界で解放される可能性があります。
  10. csr_lmfc_offset = 5に設定すると、LMFCカウンターが値5にリセットされます。
  11. 最初のLMFC境界は、3リンク・クロック・サイクル分遅延します。
  12. 3番目のLMFC境界は、最終到着レーンのパワーサイクル変動を過ぎて遅延しています。RBDエラスティック・バッファーは、常に3番目のLMFC境界で解放されます。

安全なLMFCオフセット値を設定して、あるパワーサイクルから別のパワーサイクルまでの確定的レイテンシーを確保する必要があります。図 31 では、不正な csr_lmfc_offset 値1、2および3により、RBDバッファーサイズを超えているため、レーン・デスキュー・エラーが発生しています。

図 31. RXに不正なLMFCオフセット値を選択したことによるレーン・デスキュー・エラーの発生

TX LMFCオフセットを使用して、IPコアのLMFCカウンターをDACのLMFCカウンターにアライメントすることができます。

図 32. TXとRX LMFCカウンター間のLMFC位相オフセットを減らす例

図中の一連のイベントは、次のとおりです。

  1. SYSREFパルスがFPGA IPコアポート tx_sysref に到達します。
  2. IPコアの内部LMFCカウンターは、2リンク・クロック・サイクル後にリセットされます。
  3. SYSREFパルスがDACによってサンプリングされます。
  4. DACの内部LMFCカウンターは、確定的な遅延の後にリセットされます。
  5. LMFC位相オフセットは、~3.5リンク・クロック・サイクルです。
  6. DACはLMFC境界でSYNC_Nをデアサートします。
  7. JESD204B IPコアによってSYNC_Nのデアサートが検出されます。
  8. FPGAで2番目のLMFC境界の後にSYNC_Nのデアサートが検出されるため、ILAS送信は3番目のLMFC境界で開始されます。
  9. csr_lmfc_offsetが4に設定されます。これにより、TX LMFC境界が4リンク・クロック・サイクル分遅延します。csr_lmfc_offsetが5に設定されている場合、TX LMFC境界は3リンク・クロック・サイクル分遅延します。
  10. TX LMFCとRX LMFCの間のLMFC位相オフセットは、0.5リンク・クロック・サイクルに減少します。

DACでRBDオフセットを調整する代わりに、FPGAでTX LMFCオフセットを調整すると、確定的レイテンシーを達成するのに役立ちます。複数のパワーサイクルを実行し、DACでRBDカウントを読み出して、確定的レイテンシーが達成され、RBDエラスティック・バッファー・サイズを超えていないかどうかを判断する必要があります。

FPGAのSYSREFパイプライン・レジスターは、IPコアによって検出されると、SYSREFに追加のレイテンシーをもたらします。したがって、TX LMFCオフセットを使用して、この追加のレイテンシーを削減または排除できます。次の図では、TX LMFCオフセットを使用して、レイテンシーを最適化する手法を示しています。

図 33. TX LMFCオフセットを使用したIPコア・レイテンシーの最適化

図中の一連のイベントは、次のとおりです。

  1. DACがSYSREFパルスをサンプリングします。
  2. DACの内部LMFCカウンターは、確定的な遅延の後にリセットされます。
  3. SYSREFパイプライン・レジスターにより、さらに2リンククロックのレイテンシーが発生します。
  4. csr_lmfc_offsetフィールドが4に設定されます。IPコアの内部LMFCカウンターは、2リンク・クロック・サイクル後にリセットされます。
  5. LMFC境界は、4リンククロック分遅延します。
  6. DACは、LMFC境界でSYNC_Nをデアサートします。
  7. JESD204B IPコアによってSYNC_Nのデアサートが検出されます。
  8. LMFC境界は4リンククロック分遅延するため、IPコアは2番目のLMFC境界の前にSYNC_Nのデアサートを検出します。ILAS送信は、3番目のLMFC境界ではなく、2番目のLMFC境界で開始されます (図 32 を参照)。4 LMFCカウントまたはリンク・クロック・サイクル分、レイテンシーが短縮されます。

csr_lmfc_offsetフィールドでは、確定的レイテンシーを達成し、潜在的にIPコアのレイテンシーを最適化するための便利な方法を提供します。コンバーターで利用可能な機能を使用して確定的レイテンシーを達成する方法は他にもあります。これらの機能の詳細については、コンバーターのメーカーにお問い合わせください。

レベル 2 の表題