JESD204B Intel® FPGA IPユーザーガイド

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ID 683442
日付 8/18/2022
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ドキュメント目次
ドキュメント目次 x
1. JESD204B IPのクイック・リファレンス 2. JESD204B Intel® FPGA IPについて 3. はじめに 4. JESD204B IPの機能の説明 5. JESD204B IPの確定的レイテンシーの実装ガイドライン 6. JESD204B IPのデバッグ・ガイドライン 7. JESD204B Intel® FPGA IPユーザーガイド・アーカイブ 8. JESD204B Intel® FPGA IPユーザーガイドの改訂履歴
2. JESD204B Intel® FPGA IPについて x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. データパスモード 2.4. IPバリエーション 2.5. JESD204B IPコンフィグレーション 2.6. チャネル・ボンディング 2.7. パフォーマンスとリソース使用率
2.5. JESD204B IPコンフィグレーション x
2.5.1. ランタイム・コンフィグレーション
3. はじめに x
3.1. Intel® FPGA IPコアの紹介 3.2. インテルFPGA IPコアのインストールとライセンス取得 3.3. Intel® FPGA IP Evaluation Mode 3.4. IPコアのアップグレード 3.5. IP Catalogとパラメーター・エディター 3.6. デザインのウォークスルー 3.7. JESD204Bのデザイン例 3.8. JESD204B IPデザインの考慮事項 3.9. JESD204B Intel® FPGA IPパラメーター 3.10. JESD204B IPのコンポーネント・ファイル 3.11. JESD204B IPのテストベンチ
3.6. デザインのウォークスルー x
3.6.1. 新しいインテルQuartus Primeプロジェクトの作成 3.6.2. IPのパラメーター化と生成 3.6.3. JESD204B IPコアデザインのコンパイル 3.6.4. FPGAデバイスのプログラミング
3.8. JESD204B IPデザインの考慮事項 x
3.8.1. プラットフォーム・デザイナーでのJESD204B IPの統合 3.8.2. ピンの割り当て 3.8.3. 外部トランシーバーPLLの追加 3.8.4. 入力クロックのタイミング制約
3.11. JESD204B IPのテストベンチ x
3.11.1. IPテストベンチの生成とシミュレーション 3.11.2. テストベンチのシミュレーション・フロー
3.11.1. IPテストベンチの生成とシミュレーション x
3.11.1.1. テストベンチ・シミュレーション・モデルの生成 3.11.1.2. IPテストベンチのシミュレーション
4. JESD204B IPの機能の説明 x
4.1. トランスミッター 4.2. レシーバー 4.3. 動作 4.4. クロッキング・スキーム 4.5. スキームのリセット 4.6. 信号 4.7. レジスター
4.1. トランスミッター x
4.1.1. TXデータリンク層 4.1.2. TX PHY層
4.1.1. TXデータリンク層 x
4.1.1.1. TX CGS 4.1.1.2. TX ILAS 4.1.1.3. ユーザー・データ・フェーズ
4.2. レシーバー x
4.2.1. RXデータリンク層 4.2.2. RX PHY層
4.2.1. RXデータリンク層 x
4.2.1.1. RX CGS 4.2.1.2. フレーム同期 4.2.1.3. フレーム・アライメント 4.2.1.4. レーン・アライメント 4.2.1.5. ILASデータ 4.2.1.6. 初期レーン同期
4.3. 動作 x
4.3.1. 動作モード 4.3.2. スクランブラーとデスクランブラー 4.3.3. SYNC_N信号 4.3.4. リンクの再初期化 4.3.5. リンク・スタートアップ・シーケンス 4.3.6. SYNC_N信号によるエラー報告
4.3.1. 動作モード x
4.3.1.1. Subclass 0動作モード 4.3.1.2. Subclass 1動作モード 4.3.1.3. Subclass 2動作モード
4.4. クロッキング・スキーム x
4.4.1. デバイスクロック 4.4.2. リンククロック 4.4.3. ローカル・マルチフレーム・クロック 4.4.4. クロック相関 4.4.5. トランシーバーのキャリブレーション・クロックソース
4.5. スキームのリセット x
4.5.1. リセットシーケンス 4.5.2. ADC–FPGAサブシステムのリセットシーケンス 4.5.3. FPGA–DACサブシステムのリセットシーケンス
4.6. 信号 x
4.6.1. トランスミッター信号 4.6.2. レシーバー信号
4.7. レジスター x
4.7.1. レジスター・アクセス・タイプの規則 4.7.2. トランスミッター・レジスター 4.7.3. レシーバーレジスター
5. JESD204B IPの確定的レイテンシーの実装ガイドライン x
5.1. 入力SYSREF信号の制約 5.2. プログラム可能なRBDオフセット 5.3. プログラム可能なLMFCオフセット 5.4. リンクの再初期化中の確定的レイテンシーの維持
6. JESD204B IPのデバッグ・ガイドライン x
6.1. クロッキング・スキーム 6.2. JESD204Bパラメーター 6.3. SPIプログラミング 6.4. コンバーターとFPGAの動作条件 6.5. 信号極性とFPGAピンの割り当て 6.6. デザイン階層に合わせたSignal Tapデバッグファイルの作成 6.7. システムコンソールを使用したJESD204Bリンクのデバッグ
6.6. デザイン階層に合わせたSignal Tapデバッグファイルの作成 x
6.6.1. 無関係な信号の削除とEタイルPHY信号の追加
1. JESD204B IPのクイック・リファレンス
2. JESD204B Intel® FPGA IPについて
3. はじめに
4. JESD204B IPの機能の説明
5. JESD204B IPの確定的レイテンシーの実装ガイドライン
6. JESD204B IPのデバッグ・ガイドライン
7. JESD204B Intel® FPGA IPユーザーガイド・アーカイブ
8. JESD204B Intel® FPGA IPユーザーガイドの改訂履歴

5.2. プログラム可能なRBDオフセット

RX IPコアでは、プログラム可能なRBDオフセットにより、初期のRBDリリースがIPコアを介してレイテンシーを最適化するための柔軟性が提供されます。syncn_sysref_ctrl レジスターの csr_rbd_offset フィールドを使用して、RBDオフセットをコンフィグレーションできます。

安全なRBDオフセット値を設定して、あるパワーサイクルから別のパワーサイクルまでの確定レイテンシーを確保する必要があります。次の手順に従って、安全なRBDオフセット値を設定します。

  1. rx_status0 レジスターの csr_rbd_count フィールドからRBDカウントを読み出します。値を記録します。
  2. FPGAとコンバーター・デバイスで構成されるJESD204Bサブシステムの電源を入れ直します。
  3. RBDカウントを再度読み出し、値を記録します。
  4. 手順1から3を少なくとも5回繰り返し、RBDカウント値を記録します。
  5. csr_rbd_offset を1つのLMFCカウント許容値に応じて設定します。
  6. 複数のパワーサイクルを実行し、このRBDオフセット値を使用して、レーンのデスキューエラーが発生しないことを確認します。

RBDカウントは、1つのパワーサイクルから別のパワーサイクルへの2カウントの変動内で、正しく一貫している必要があります。次の例では、パラメーター値はL > 1、F=1、K=32です。LMFCカウンターの正当な値は0から ((FxK/4)-1) で、0から7となります。図 27 では、最新の到着レーン変動が1ローカル・マルチフレーム周期内にあります。このシナリオで、待ち時間が問題にならない場合は、デフォルト値のcsr_rbd_offset=0のままにしておくことができます。これは、RBDエラスティック・バッファーがLMFC境界で解放されることを意味します。図 28 では、最新の到着レーン変動が2つのローカル・マルチフレームにまたがっています。最新の到着レーン変動は、LMFC境界の前後で発生します。このシナリオでは、rx_err0 レジスターのビット4に示されているレーンのデスキューエラーを回避するために、RBDオフセットを正しくコンフィグレーションする必要があります。

図 27. 1つのローカル・マルチフレーム・シナリオ内での最新の到着レーンにおける早期RBDリリースの機会この例では、IPコアの rx_sysref ポートでのSYSREFパルスが内部レジスターによってサンプリングされます。2リンク・クロック・サイクル後、LMFCカウンターはリセットされます。SYSREFがHighをサンプリングしてからLMFCカウンターがリセットされるまでの遅延は確定的です。/K/文字から/R/文字への移行は、ILASフェーズの開始を示します。最も遅い到着レーンの次のLMFC境界に対する/R/文字のLMFCカウントの数は、RBDカウントとして報告されます。最初のパワーサイクルでは、次のLMFC境界の4 LMFCカウント前に/R/文字が受信されるため、RBDカウント = 4です。2回目のパワーサイクルでは、次のLMFC境界の3 LMFCカウント前に/R/文字が受信されるため、RBDカウント = 3になります。5回のパワーサイクルで、RBDカウントは3から5まで変化します。特性評価用のパワーサイクルとボードの数は限られているため、初期のRBDリリースの機会を設定するためのガイドとして、1つのLMFCカウント許容値が割り当てられます。したがって、csr_rbd_offset = 1に設定すると、次のLMFC境界の前にLMFCカウント7でエラスティック・バッファーの1 LMFCカウントを安全に解放できます。RBDエラスティック・バッファーが最新の到着レーンの前に解放されると、レーンデスキューのエラーが発生します。
図 28. 2つのローカル・マルチフレーム・シナリオに渡る最新の到着レーンにおける早期RBDリリースの機会この例では、RBDカウントは7から1まで変化します。RBDカウント = 1の場合、/R/文字は前のローカル・マルチフレームで受信されます。RBDカウント = 0および7の場合、現在のローカル・マルチフレームで/R/文字が受信されます。このシナリオでは、確定的なレイテンシーは保証されません。これは、RBDエラスティック・バッファーがRBDカウント = 0および1の場合に現在のLMFC境界で解放されるか、またはRBDカウント = 7の場合に次のLMFC境界で1 ローカル・マルチフレーム周期後に解放されるためです。RBDエラスティック・バッファーが常に次のローカル・マルチフレームで解放されるようにRBDオフセットを設定することによって、この問題を解決できます。csr_rbd_offset = 5を設定すると、次のLMFC境界の5 LMFCカウント前にRBDエラスティック・バッファーが強制的に解放されます。これは、現在のローカル・マルチフレームでのLMFCカウント3に対応します。このシナリオでは、csr_rbd_offsetを設定すると、IPコアを介したユーザーデータのレイテンシーが最適化されるだけでなく、確定レイテンシーの問題も解決されます。

上記の例で、レーンのデスキューエラーが発生するのは、/R/文字の最も早い到着レーンと最終到着レーンのLMFCカウント数の差の合計と、RBDエラスティック・バッファーの解放までのLMFCカウントの数がRBDエラスティック・バッファー・サイズを超える場合です。これがレーン・デスキュー・エラーの根本的な原因である場合、RBDオフセットを設定することがこの問題を解決する手法の1つになります。すべてのRBDオフセット値が有効というわけではありません。以下の図では、正当なRBDオフセット値を決定する手法を示しています。

図 29. 正当なRBDオフセット値の選択

複数のパワーサイクルを実行してRBDカウントを観察し、それに応じてレーン・デスキュー・エラーが発生しなくなるまでRBDオフセットを調整する必要があります。これは、IPコアがLMFC境界に関して最も早く到着したレーンの位置を報告しないためです。上の図の例から、推奨されるRBDオフセット値は4または5です。FおよびKコンフィグレーションのRBDエラスティック・バッファー・サイズを超えるため、RBDオフセットを1、2、または3に設定することは無効です。

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