JESD204B Intel® FPGA IPユーザーガイド

ダウンロード PDF
ID 683442
日付 8/18/2022
Public
ドキュメント目次
ドキュメント目次 x
1. JESD204B IPのクイック・リファレンス 2. JESD204B Intel® FPGA IPについて 3. はじめに 4. JESD204B IPの機能の説明 5. JESD204B IPの確定的レイテンシーの実装ガイドライン 6. JESD204B IPのデバッグ・ガイドライン 7. JESD204B Intel® FPGA IPユーザーガイド・アーカイブ 8. JESD204B Intel® FPGA IPユーザーガイドの改訂履歴
2. JESD204B Intel® FPGA IPについて x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. データパスモード 2.4. IPバリエーション 2.5. JESD204B IPコンフィグレーション 2.6. チャネル・ボンディング 2.7. パフォーマンスとリソース使用率
2.5. JESD204B IPコンフィグレーション x
2.5.1. ランタイム・コンフィグレーション
3. はじめに x
3.1. Intel® FPGA IPコアの紹介 3.2. インテルFPGA IPコアのインストールとライセンス取得 3.3. Intel® FPGA IP Evaluation Mode 3.4. IPコアのアップグレード 3.5. IP Catalogとパラメーター・エディター 3.6. デザインのウォークスルー 3.7. JESD204Bのデザイン例 3.8. JESD204B IPデザインの考慮事項 3.9. JESD204B Intel® FPGA IPパラメーター 3.10. JESD204B IPのコンポーネント・ファイル 3.11. JESD204B IPのテストベンチ
3.6. デザインのウォークスルー x
3.6.1. 新しいインテルQuartus Primeプロジェクトの作成 3.6.2. IPのパラメーター化と生成 3.6.3. JESD204B IPコアデザインのコンパイル 3.6.4. FPGAデバイスのプログラミング
3.8. JESD204B IPデザインの考慮事項 x
3.8.1. プラットフォーム・デザイナーでのJESD204B IPの統合 3.8.2. ピンの割り当て 3.8.3. 外部トランシーバーPLLの追加 3.8.4. 入力クロックのタイミング制約
3.11. JESD204B IPのテストベンチ x
3.11.1. IPテストベンチの生成とシミュレーション 3.11.2. テストベンチのシミュレーション・フロー
3.11.1. IPテストベンチの生成とシミュレーション x
3.11.1.1. テストベンチ・シミュレーション・モデルの生成 3.11.1.2. IPテストベンチのシミュレーション
4. JESD204B IPの機能の説明 x
4.1. トランスミッター 4.2. レシーバー 4.3. 動作 4.4. クロッキング・スキーム 4.5. スキームのリセット 4.6. 信号 4.7. レジスター
4.1. トランスミッター x
4.1.1. TXデータリンク層 4.1.2. TX PHY層
4.1.1. TXデータリンク層 x
4.1.1.1. TX CGS 4.1.1.2. TX ILAS 4.1.1.3. ユーザー・データ・フェーズ
4.2. レシーバー x
4.2.1. RXデータリンク層 4.2.2. RX PHY層
4.2.1. RXデータリンク層 x
4.2.1.1. RX CGS 4.2.1.2. フレーム同期 4.2.1.3. フレーム・アライメント 4.2.1.4. レーン・アライメント 4.2.1.5. ILASデータ 4.2.1.6. 初期レーン同期
4.3. 動作 x
4.3.1. 動作モード 4.3.2. スクランブラーとデスクランブラー 4.3.3. SYNC_N信号 4.3.4. リンクの再初期化 4.3.5. リンク・スタートアップ・シーケンス 4.3.6. SYNC_N信号によるエラー報告
4.3.1. 動作モード x
4.3.1.1. Subclass 0動作モード 4.3.1.2. Subclass 1動作モード 4.3.1.3. Subclass 2動作モード
4.4. クロッキング・スキーム x
4.4.1. デバイスクロック 4.4.2. リンククロック 4.4.3. ローカル・マルチフレーム・クロック 4.4.4. クロック相関 4.4.5. トランシーバーのキャリブレーション・クロックソース
4.5. スキームのリセット x
4.5.1. リセットシーケンス 4.5.2. ADC–FPGAサブシステムのリセットシーケンス 4.5.3. FPGA–DACサブシステムのリセットシーケンス
4.6. 信号 x
4.6.1. トランスミッター信号 4.6.2. レシーバー信号
4.7. レジスター x
4.7.1. レジスター・アクセス・タイプの規則 4.7.2. トランスミッター・レジスター 4.7.3. レシーバーレジスター
5. JESD204B IPの確定的レイテンシーの実装ガイドライン x
5.1. 入力SYSREF信号の制約 5.2. プログラム可能なRBDオフセット 5.3. プログラム可能なLMFCオフセット 5.4. リンクの再初期化中の確定的レイテンシーの維持
6. JESD204B IPのデバッグ・ガイドライン x
6.1. クロッキング・スキーム 6.2. JESD204Bパラメーター 6.3. SPIプログラミング 6.4. コンバーターとFPGAの動作条件 6.5. 信号極性とFPGAピンの割り当て 6.6. デザイン階層に合わせたSignal Tapデバッグファイルの作成 6.7. システムコンソールを使用したJESD204Bリンクのデバッグ
6.6. デザイン階層に合わせたSignal Tapデバッグファイルの作成 x
6.6.1. 無関係な信号の削除とEタイルPHY信号の追加
1. JESD204B IPのクイック・リファレンス
2. JESD204B Intel® FPGA IPについて
3. はじめに
4. JESD204B IPの機能の説明
5. JESD204B IPの確定的レイテンシーの実装ガイドライン
6. JESD204B IPのデバッグ・ガイドライン
7. JESD204B Intel® FPGA IPユーザーガイド・アーカイブ
8. JESD204B Intel® FPGA IPユーザーガイドの改訂履歴

4.1.1.2. TX ILAS

csr_lane_sync_en レジスターでレーン・アライメント・シーケンスをイネーブルすると、CGSフェーズの後にILASシーケンスが送信されます。ILASフェーズでは、4つのマルチフレームを使用します。Subclass 0モードの場合、CSR (csr_ilas_multiframe) をプログラムして、ILASフェーズを最大256マルチフレームに拡張した後に、エンコードされたユーザー・データ・フェーズに移行できます。スクランブリングがイネーブルかディスエーブルかに関係なく、ILASデータはスクランブルされません。

マルチフレームの構造は、次のとおりです。

  • 各マルチフレームは/R/文字 (K28.0) で始まり、/A/文字 (K28.3) で終わります。
  • 2番目のマルチフレームは、ILASコンフィグレーション・データを送信します。マルチフレームは/R/文字 (K28.0) で始まり、/Q/文字 (K28.4) が続き、リンク・コンフィグレーション・データが続きます。これは、次の表に示すとおり、14オクテットで構成されます。次に、ダミーデータでパディングされ、/A/文字 (K28.3) で終わり、マルチフレームの終了を示します。
  • ダミーオクテットは8ビットカウンターであり、ILASフェーズにない場合は常にリセットされます。
  • 4つを超えるマルチフレームのコンフィグレーションの場合、マルチフレームは上記と同じルールに従い、/R/文字と/A/文字の間にダミーデータがパディングされます。
表 20.  ILASフェーズで送信されるリンク・コンフィグレーション・データ
コンフィグレーション・オクテット ビット 説明
MSB 6 5 4 3 2 1 LSB
0 DID[7:0] DID = Device ID
1 ADJCNT[3:0] BID[3:0] ADJCNT = 調整分解能ステップ数 21

BID = Bank ID
2 0 ADJDIR PHADJ LID[4:0]

ADJDIR = DAC LMFCを調整する方向 21

PHADJ = 位相調整要求 21

LID = Lane ID
3 SCR 0 0 L[4:0]

SCR = スクランブリングのイネーブル化/ディスエーブル化

L = デバイスごとのレーン数 (リンク)
4 F[7:0] F = レーンごとのフレームあたりのオクテット数
5 0 0 0 K[4:0] K = マルチフレームあたりのフレーム数
6 M[7:0] M = デバイスあたりのコンバーター数
7 CS[1:0] 0 N[4:0]

CS = サンプルあたりの制御ビット数

N = コンバーターの分解能

8 SUBCLASSV[2:0] N_PRIME[4:0]

SUBCLASSV = サブクラス・バージョン

N_PRIME = サンプルあたりの総ビット数
9 JESDV[2:0] S[4:0]

JESDV = JESD204バージョン

S = フレームごとのコンバーターあたりのサンプル数
10 HD 0 0 CF[4:0]

HD = High Densityデータ形式

CF = リンクごとのフレームクロックあたりのコントロール・ワード数
11 RES1[7:0] RES1 = 予約済み。8'h00に設定します。
12 RES2[7:0] RES2 = 予約済み。8'h00に設定します。
13 FCHK[7:0]

FCHKは、上記13のコンフィグレーション・オクテットの合計のモジュラス256です。

インテル® Arria® 10、インテルCycone 10 GX、Arria V、Cyclone V、およびStratix Vデバイスにおいて、ランタイム時にオクテットを変更した場合は、レジスターの新しいFCHK値を更新してください。

JESD204B TX IPコアは、ILASフェーズを終了せずに継続的にとどまるためのデバッグ機能もサポートしています。この機能をイネーブルするには、csr_ilas_loop レジスターのビットを設定します。エントリーには、次の2つのモードがあります。

  • RXが SYNC_N をアサートし、CGSフェーズ後にデアサートします。このアクティビティーはILASフェーズをトリガーし、CSRはこの設定が変更されるまで無期限にILASフェーズにとどまります。
  • CSRによるリンクの再初期化が開始されます。JESD204B IPコアは/K/文字を送信し、RXコンバーターをCGSフェーズに移行させます。RXが SYNC_N をデアサートした後、CSRはILASフェーズに入り、この設定が変更されるまで無期限にそのフェーズにとどまります。

ILASループでは、/R/文字 (K28.0) がマルチフレームの開始をマークし、/A/文字 (K28.3) がマルチフレームの終了をマークし、その間にダミーデータがあるマルチフレーム送信は同じです。ダミーデータは、Dx.yのインクリメントです。

21 Subclass 2のみに適用されます。
レベル 2 の表題