AN 847: デザインブロックを再利用したSignal Tapのチュートリアル: インテル® Arria® 10 FPGA開発ボード用

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ID 683712
日付 5/07/2018
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. コア・パーティション再利用のデバッグ (デベロッパー) 3. コア・パーティション再利用のデバッグ (コンシューマー) 4. ルート・パーティション再利用のデバッグ (デベロッパー) 5. ルート・パーティション再利用のデバッグ (コンシューマー) 6. AN 847の文書改訂履歴: デザインブロックを再利用したSignal Tapのチュートリアル インテル® Arria® 10 FPGA開発ボード用
1. 概要 x
1.1. コア・パーティションを再利用したSignal Tap 1.2. ルート・パーティションを再利用したSignal Tap 1.3. チュートリアル・ソフトウェアとハードウェア 1.4. チュートリアル・ファイル
2. コア・パーティション再利用のデバッグ (デベロッパー) x
2.1. ステップ1 : コア・パーティションの作成 2.2. ステップ2 : Partition Boundary Portの作成 2.3. ステップ3 : デバッグノードのコンパイルと確認 2.4. ステップ4 : パーティションのエクスポートとブラック・ボックス・ファイルの作成 2.5. ステップ5 : コンシューマー・プロジェクトへのファイルのコピー 2.6. ステップ6 : Signal Tapファイルの作成 (オプション) 2.7. ステップ7 : デバイスのプログラミングとハードウェアの検証 2.8. ステップ8 : Signal Tapによるハードウェアの検証
3. コア・パーティション再利用のデバッグ (コンシューマー) x
3.1. ステップ1 : ファイルの追加と合成の実行 3.2. ステップ2 : Signal Tapファイルの作成 3.3. ステップ3 : blinking_led_top用パーティションの作成 3.4. ステップ4 : デザインのコンパイルとデバッグノードの確認 3.5. ステップ5 : デバイスのプログラミングとハードウェアの検証 3.6. ステップ6 : Signal Tapによるハードウェアの検証
4. ルート・パーティション再利用のデバッグ (デベロッパー) x
4.1. ステップ1 : デベロッパー: ペリフェラル再利用コア・パーティションの作成とLogic Lock領域の定義 4.2. ステップ2 : ルート・パーティションでのSLD JTAG Bridge Agentの生成とインスタンス化 4.3. ステップ3：SLD JTAG Bridge Hostの生成とインスタンス化 4.4. ステップ4 : Signal TapのHDLインスタンスの生成 4.5. ステップ5 : ルート・パーティションのコンパイルとエクスポート、およびコンシューマー・プロジェクトへのファイルのコピー 4.6. ステップ6 : デバイスのプログラミングとハードウェアの検証 4.7. ステップ7 : ルート・パーティション用のSignal Tapファイルの生成 4.8. ステップ8 : Signal Tapによるハードウェアの検証
5. ルート・パーティション再利用のデバッグ (コンシューマー) x
5.1. ステップ1 : カスタマー・プロジェクトへのファイルの追加 5.2. ステップ2 : PRCパーティションでのSLD JTAG Bridge Hostの生成とインスタンス化 5.3. ステップ3 : 合成、Signal Tapファイルの作成、およびコンパイル 5.4. ステップ4 : デバイスのプログラミングとハードウェアの検証 5.5. ステップ5 : Signal TapによるPRCパーティションのハードウェア検証 5.6. ステップ6 : Signal Tapによるルート・パーティションのハードウェア検証
1. 概要
2. コア・パーティション再利用のデバッグ (デベロッパー)
3. コア・パーティション再利用のデバッグ (コンシューマー)
4. ルート・パーティション再利用のデバッグ (デベロッパー)
5. ルート・パーティション再利用のデバッグ (コンシューマー)
6. AN 847の文書改訂履歴: デザインブロックを再利用したSignal Tapのチュートリアル インテル® Arria® 10 FPGA開発ボード用

4.1. ステップ1 : デベロッパー: ペリフェラル再利用コア・パーティションの作成とLogic Lock領域の定義

  1. インテル® Quartus® Prime プロ・エディション開発ソフトウェアでFile > Open Projectをクリックして、 a10_pcie_devkit_design_block_reuse_stp/Root_Partition_Reuse/Developer/top.qpf プロジェクト・ファイルを開きます。
  2. Compilation Dashboardで、Analysis ＆ Synthesisをクリックしてデザインを合成します。合成が完了すると、Compilation Dashboardにチェックマークが表示されます。
  3. Project NavigatorでHierarchyタブの u_blinking_led_top インスタンスを右クリックし、Design Partition > Set as Design Partitionをクリックします。デザイン・パーティションのアイコンが、割り当てた各インスタンスの横に表示されます。
  4. Design Partition WindowウィンドウがGUIに表示されていない場合は、Assignments > Design Partitions Windowをクリックします。
  5. パーティションのTypeにPeriphery Reuse Coreを選択します。他のオプションはデフォルト値のままにします。
    図 9. ペリフェラル再利用コア・パーティション・タイプの設定
  6. Project Navigatorでu_blinking_led_topインスタンスを右クリックし、 Logic Lock Region > Create New Logic Lock Regionをクリックします。
  7. 領域プロパティーを変更するには、Assignments > Logic Lock Regionsウィンドウをクリックします。
  8. Widthを123に、 Heightを61に変更します。
  9. Origin列にX63_Y102を指定します。
  10. Reservedおよび Core-Onlyオプションを有効にします。
  11. Size/State列で、Fixed/Lockedを指定します。
  12. Routing Regionセルをクリックします。 Logic Lock Routing Region Settingsダイアログボックスが表示されます。
  13. Fixed with expansionの指定は、Expansion Lengthを0として Routing Typeで行います。このチュートリアルでは、実際のサイズと位置は任意ですが、Logic Lock領域の表示と調整はChip Plannerですることができます。
レベル 2 の表題