AN 847: デザインブロックを再利用したSignal Tapのチュートリアル: インテル® Arria® 10 FPGA開発ボード用

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ID 683712
日付 5/07/2018
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. コア・パーティション再利用のデバッグ (デベロッパー) 3. コア・パーティション再利用のデバッグ (コンシューマー) 4. ルート・パーティション再利用のデバッグ (デベロッパー) 5. ルート・パーティション再利用のデバッグ (コンシューマー) 6. AN 847の文書改訂履歴: デザインブロックを再利用したSignal Tapのチュートリアル インテル® Arria® 10 FPGA開発ボード用
1. 概要 x
1.1. コア・パーティションを再利用したSignal Tap 1.2. ルート・パーティションを再利用したSignal Tap 1.3. チュートリアル・ソフトウェアとハードウェア 1.4. チュートリアル・ファイル
2. コア・パーティション再利用のデバッグ (デベロッパー) x
2.1. ステップ1 : コア・パーティションの作成 2.2. ステップ2 : Partition Boundary Portの作成 2.3. ステップ3 : デバッグノードのコンパイルと確認 2.4. ステップ4 : パーティションのエクスポートとブラック・ボックス・ファイルの作成 2.5. ステップ5 : コンシューマー・プロジェクトへのファイルのコピー 2.6. ステップ6 : Signal Tapファイルの作成 (オプション) 2.7. ステップ7 : デバイスのプログラミングとハードウェアの検証 2.8. ステップ8 : Signal Tapによるハードウェアの検証
3. コア・パーティション再利用のデバッグ (コンシューマー) x
3.1. ステップ1 : ファイルの追加と合成の実行 3.2. ステップ2 : Signal Tapファイルの作成 3.3. ステップ3 : blinking_led_top用パーティションの作成 3.4. ステップ4 : デザインのコンパイルとデバッグノードの確認 3.5. ステップ5 : デバイスのプログラミングとハードウェアの検証 3.6. ステップ6 : Signal Tapによるハードウェアの検証
4. ルート・パーティション再利用のデバッグ (デベロッパー) x
4.1. ステップ1 : デベロッパー: ペリフェラル再利用コア・パーティションの作成とLogic Lock領域の定義 4.2. ステップ2 : ルート・パーティションでのSLD JTAG Bridge Agentの生成とインスタンス化 4.3. ステップ3：SLD JTAG Bridge Hostの生成とインスタンス化 4.4. ステップ4 : Signal TapのHDLインスタンスの生成 4.5. ステップ5 : ルート・パーティションのコンパイルとエクスポート、およびコンシューマー・プロジェクトへのファイルのコピー 4.6. ステップ6 : デバイスのプログラミングとハードウェアの検証 4.7. ステップ7 : ルート・パーティション用のSignal Tapファイルの生成 4.8. ステップ8 : Signal Tapによるハードウェアの検証
5. ルート・パーティション再利用のデバッグ (コンシューマー) x
5.1. ステップ1 : カスタマー・プロジェクトへのファイルの追加 5.2. ステップ2 : PRCパーティションでのSLD JTAG Bridge Hostの生成とインスタンス化 5.3. ステップ3 : 合成、Signal Tapファイルの作成、およびコンパイル 5.4. ステップ4 : デバイスのプログラミングとハードウェアの検証 5.5. ステップ5 : Signal TapによるPRCパーティションのハードウェア検証 5.6. ステップ6 : Signal Tapによるルート・パーティションのハードウェア検証
1. 概要
2. コア・パーティション再利用のデバッグ (デベロッパー)
3. コア・パーティション再利用のデバッグ (コンシューマー)
4. ルート・パーティション再利用のデバッグ (デベロッパー)
5. ルート・パーティション再利用のデバッグ (コンシューマー)
6. AN 847の文書改訂履歴: デザインブロックを再利用したSignal Tapのチュートリアル インテル® Arria® 10 FPGA開発ボード用

5.6. ステップ6 : Signal Tapによるルート・パーティションのハードウェア検証

  1. インテル® Quartus® Prime開発ソフトウェアを開いた場所からシェルに移動します。
  2. シェルで、 a10_pcie_devkit_design_block_reuse_stp/Root_Partition_Reuse/Consumer ディレクトリーに移動してから、次のコマンドを実行します。 
    quartus_stp top --create_signaltap_hdl_file --stp_file \
                        stp_root_partition.stp
  3. Signal TapウィンドウでFile > Openをクリックし、前の手順で作成した stp_root_partition.stp ファイルを開きます。
  4. 開発キットが電源が入っていて、Signal Tap Logic Analyzerを開くマシンに接続されていることを確認します。
  5. Bridge IndexがNone Detectedに設定されていることをJTAG Chain Configurationウィンドウで確認します。
  6. トリガー条件を設定するには、count[0] 、 count[1] 、 count[2]、およびcount[3]信号を選択し、Trigger Conditionsの列を右クリックしてFalling Edgeを選択します。
  7. 解析を実行するにはInstance Managerの横のアイコンをクリックします。
    解析が終了すると、Waveformタブにキャプチャしたデータが表示されます。
  8. ルート・パーティション内のノードの遷移を確認します。
    図 12. コンシューマー・プロジェクトのルート・パーティション・ノードの波形

このチュートリアル・デザインでは、count[3:0] 信号はルート・パーティション内のカウンターを表し、top_LED信号はボード上の緑色のLEDを表しています。これもトップレベル (ルート) デザインにマッピングされます。トリガーがアクティブになった後は、top_LEDビットの1つのみが常にLowになります。

実装が成功すると、コンシューマー・プロジェクトの動作はデベロッパー・プロジェクトと同じになります。

レベル 2 の表題