インテルのみ表示可能 — GUID: mjm1522344368931
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4.1. ステップ1 : デベロッパー: ペリフェラル再利用コア・パーティションの作成とLogic Lock領域の定義
4.2. ステップ2 : ルート・パーティションでのSLD JTAG Bridge Agentの生成とインスタンス化
4.3. ステップ3：SLD JTAG Bridge Hostの生成とインスタンス化
4.4. ステップ4 : Signal TapのHDLインスタンスの生成
4.5. ステップ5 : ルート・パーティションのコンパイルとエクスポート、およびコンシューマー・プロジェクトへのファイルのコピー
4.6. ステップ6 : デバイスのプログラミングとハードウェアの検証
4.7. ステップ7 : ルート・パーティション用のSignal Tapファイルの生成
4.8. ステップ8 : Signal Tapによるハードウェアの検証
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2.4. ステップ4 : パーティションのエクスポートとブラック・ボックス・ファイルの作成
コンパイル後、コア・パーティションをエクスポートし、サポートするブラック・ボックス・ポート定義ファイルを作成します。 このチュートリアルでは最後のスナップショットを再利用します。
- Project > Export Design Partitionをクリックします。 Partition nameでblinking_led_topを選択し、final Snapshotをエクスポート用に選択します。
- blinking_led_top.qdb が Partition Database Fileになっていることを確認し、 OKをクリックします。エクスポートした最後の blinking_led.qdb では、コンシューマー・プロジェクトで再利用されたデベロッパー・プロジェクトからの配置配線情報を保持します。
- ブラック・ボックス・ファイルを作成するには、File > Newをクリックし、Design FilesでSystemVerilog HDL Fileを選択してOKをクリックします。
- 作成するファイルに含めるのは、エクスポートするパーティションのポート定義と前のステップで作成したパーティション境界ポートです。
VerilogパラメーターまたはVHDLジェネリックを定義に必ず含めてください。ブラック・ボックス・ファイルのポート定義は、元のポート定義とまったく同じにする必要があります。ロジックRTLは含めません。
module blinking_led_top( output [3:0] value, input clock, output db_count_0, output db_count_1, output db_count_2, output db_count_24, output db_value_0, output db_value_1, output db_value_2, output db_value_3 ); endmodule - ブラック・ボックス・ファイルを blinking_led_bb.sv として保存します。このファイルを保存するときは、Add file to current projectオプションをオフにします。
