V シリーズFPGA デバイスにおけるCvP (プロトコル経由コンフィグレーション) 実装ユーザーガイド

ダウンロード PDF
ID 683889
日付 10/31/2016
Public
ドキュメント目次
ドキュメント目次 x
1. 概要 2. CvP を使用したFPGA コンフィグレーション 3. CvP トポロジー 4. デザインの検討事項 5. CvP デザイン例 6. CvP ドライバーとレジスター 7. 追加情報
1. 概要 x
1.1. CvP を使用するメリット 1.2. CvP システム 1.3. CvP モード 1.4. CvP リビジョンのデザインフロー 1.5. CvP トポロジー 1.6. PCI Express に関する追加情報
2. CvP を使用したFPGA コンフィグレーション x
2.1. CvP コンフィグレーション・イメージ 2.2. CvP モード 2.3. CvP 初期化の代案：自律HIP モード 2.4. CvP の圧縮と暗号化機能 2.5. コアイメージの更新 2.6. CvP ピン
2.2. CvP モード x
2.2.1. CvP 初期化モード 2.2.2. CvP 更新モード
2.4. CvP の圧縮と暗号化機能 x
2.4.1. データ圧縮 2.4.2. データ暗号化
3. CvP トポロジー x
3.1. シングル・エンドポイント 3.2. 複数のエンドポイント 3.3. ミックスチェーン
3.3. ミックスチェーン x
3.3.1. 異なるコンフィグレーション・ファイルを使用したスレーブFPGA のコンフィグレーション 3.3.2. 単一のコンフィグレーション・ファイルを使用したスレーブFPGA のコンフィグレーション
4. デザインの検討事項 x
4.1. CvP リビジョンのデザインフロー用デザインの準備 4.2. オープンシステム用CvP のデザイン 4.3. クローズドシステム用CvP のデザイン 4.4. トランシーバー・リコンフィグレーション・コントローラーを含むCvP デザインのクロック接続
4.2. オープンシステム用CvP のデザイン x
4.2.1. FPGA 電源ランプ時間要件 4.2.2. PCIe ウェイクアップ時間要件
4.2.2. PCIe ウェイクアップ時間要件 x
4.2.2.1. CvP 初期化モードのPCIe ウェイクアップ時間要件 4.2.2.2. CvP 更新モードのPCIe ウェイクアップ時間要件
4.2.2.2. CvP 更新モードのPCIe ウェイクアップ時間要件 x
4.2.2.2.1. 推奨されるコンフィグレーション方法 4.2.2.2.2. PCIe ウェイクアップ時間要件の推定
5. CvP デザイン例 x
5.1. CvP 初期化モードのデザイン手順について 5.2. リビジョンのデザインフローによるCvP 初期化モードのデザイン手順について 5.3. CvP 更新モードのデザイン手順について 5.4. ハードウェアの立ち上げ 5.5. CvP デバッグ・チェックリスト 5.6. 既知の問題と解決策
5.1. CvP 初期化モードのデザイン手順について x
5.1.1. 高性能リファレンス・デザインのダウンロードと生成 5.1.2. CvP 初期化モード用CvP パラメーターの設定 5.1.3. CvP 初期化モードのデザインのコンパイル 5.1.4. CvP 初期化デザインモード向けSOF ファイルの分割
5.2. リビジョンのデザインフローによるCvP 初期化モードのデザイン手順について x
5.2.1. 高性能リファレンス・デザインのダウンロードと生成 5.2.2. トランシーバー・リコンフィグレーション・コントローラーIP コアの既知の問題の回避策 5.2.3. リコンフィグレーション可能なコア領域の代替user_led.v ファイルの作成 5.2.4. CvP 初期化モード用CvP パラメーターの設定 5.2.5. CvP リビジョンのデザインフローを使用したコアロジック領域のCvP リビジョンの作成 5.2.6. CvP リビジョンのデザインフローにおけるBase とcvp_app の両方のリビジョンのコンパイル 5.2.7. CvP リビジョンのデザインフローによるCvP 初期化モードのSOF ファイルの分割
5.3. CvP 更新モードのデザイン手順について x
5.3.1. 高性能リファレンス・デザインのダウンロードと生成 5.3.2. トランシーバー・リコンフィグレーション・コントローラーIP コアの既知の問題の回避策 5.3.3. リコンフィグレーション可能なコア領域の代替user_led.v ファイルの作成 5.3.4. CvP 更新モード用CvP パラメーターの設定 5.3.5. CvP リビジョンのデザインフローを使用したコアロジック領域のCvP リビジョンの作成 5.3.6. CvP 更新モードのデザインのコンパイル 5.3.7. CvP 更新デザインモード向けSOF ファイルの分割 5.3.8. CvP リビジョンのデザインフローによるCvP 更新モードのSOF ファイルの分割
5.4. ハードウェアの立ち上げ x
5.4.1. Windows システムへのJungo WinDriver のインストール 5.4.2. Linux システムへのJungo WinDriver のインストール 5.4.3. Stratix V 開発キットのActive Serial x4 Flash 用のMSEL の変更 5.4.4. CvP イメージのプログラミングとリンクの検証
5.6. 既知の問題と解決策 x
5.6.1. CvP 初期化モードにおけるMSI-X の使用
6. CvP ドライバーとレジスター x
6.1. CvP ドライバーのサポート 6.2. CvP ドライバーのフロー 6.3. CvP のVSEC レジスター
6.3. CvP のVSEC レジスター x
6.3.1. アルテラ定義のVendor Specific Capability Header レジスター 6.3.2. アルテラ定義のVendor Specific Header レジスター 6.3.3. Altera Marker レジスター 6.3.4. CvP Status レジスター 6.3.5. CvP Mode Control レジスター 6.3.6. CvP Data レジスター 6.3.7. CvP Programming Control レジスター 6.3.8. Uncorrectable Internal Error Status Register 6.3.9. Uncorrectable Internal Error Mask Register 6.3.10. Correctable Internal Error Status Register 6.3.11. Correctable Internal Error Mask Register
7. 追加情報 x
7.1. 改訂履歴 7.2. アルテラへのお問い合わせ
1. 概要
2. CvP を使用したFPGA コンフィグレーション
3. CvP トポロジー
4. デザインの検討事項
5. CvP デザイン例
6. CvP ドライバーとレジスター
7. 追加情報

5.5. CvP デバッグ・チェックリスト

  1. PCIe コンフィグレーションがCvP をサポートしていることを確認します。たとえば、Stratix V はGen3 CvP をサポートしていません。
  2. 現在のQuartus Prime ソフトウェア・バージョンがCvP をサポートしていることを確認します。
  3. 物理のピン・アサインメントがCvP をサポートしていることを確認します。たとえば、Stratix V の場合、左下のStratix V のPCI Express 用ハードIP のみがCvP をサポートしています。同じデバイス内の他のハードIP コアはCvP をサポートしていません。
  4. PERST# および refclk のPCB 接続を確認します。
  5. トランシーバー・リコンフィグレーション・コントローラーIP コアへのリセットおよびクロック接続が正しいことを確認します。CvP モードでは、refclk を使用してreconfig_clk をドライブする必要があります。PERST# は、PCI Express IP コア用のハードIP にreconfig_reset をドライブする必要があります。
  6. デザインがマルチコーナーのセットアップ、ホールドタイム、およびリカバリーのタイミング制約を満たしていることを確認します。
  7. test_in バスが0xA8 にハード配線されていることを確認します。次のtest_in 信号は、デバッグ時に最も重要です。
    1. test_in[7]=1 に設定すると、低電力状態のサポートが無効になります。
    2. test_in[5]=1 に設定すると、コアがコンプライアンス・モードに入らなくなります。
    3. test_in[3]=1 に設定すると、PCI Express 用ハードIP がFPGA に実装されていることを示します。
    4. test_in[0] = 0 に設定すると、PCIe 仕様を満たすタイムアウト値とカウンター値が使用されます。そうでなければ、準拠していない短いシミュレーション値が使用されます。
  8. ホストBIOS 設定の電源管理サポートを無効にします。
  9. quartus_cvp.exe コマンドの引数として指定されたVendor ID およびDevice ID 引数が、PCI Express IP コアGUI のハードIP で指定された値と一致することを確認します。
  10. オープンシステムをデザインする場合は、異なるPC でテストし、結果を比較してください。
  11. 最初のCvP 更新が失敗した場合は、正しいquartus_cvp.exe コマンドが使用されていることを確認してください。32 ビット・システムでは、.\quartus\bin\quartus_cvp.exe を使用する必要があります。64 ビット・システムの場合、正しいquartus_cvp バージョンは.\quartus\bin64 です。
  12. quartus_cvp コマンドを実行する前に、PCI Express Configuration Space のCommand レジスターにMemory Space Enable ビットが設定されていることを確認します。BIOS がこのビットを有効にしない場合は、RW Utilities などのシステムツールを使用して0x0006 の値をオフセット0x4 でCommand レジスターに書き込む必要があります。この値を書き込むと、Memory Space Enable ビットとMaster Bus Enable ビットの両方がセットされます。
  13. 暗号化または圧縮が有効な場合は、無効にして再試行します。症状を記録します。
  14. JTAG 経由でFPGA をSOF でコンフィグレーションしてから、ウォームリブートを行った後、デザインが機能するかどうかを確認してください。.sof ファイルには、ペリフェラル・イメージとコアイメージの両方が含まれています。その結果、このテストでは、どのタイプのイメージが失敗を引き起こすのかを判断しません。
  15. PCI Express アナライザーを使用して、障害のあるシナリオのPCIe トレースをキャプチャーします。LTSSM がリンク障害についての洞察を得ることができなければ、LTSSM の遷移を観察します。
  16. SignalTap II Embedded Logic Analyzer のPower On Trigger を使用して、LTSSM の遷移を記録します。LTSSM がL0 (0xF) に遷移するか、またはDetect 状態とPolling 状態間でトグルするかを決定します。
  17. トランシーバー・リコンフィグレーション・コントローラーを無効にし、他の入力を0 に固定します。ただし、各チャネルのビット[44]をHigh にする必要があるreconfig_to_xcvr() バスを除きます。reconfig_to_xcvr() の残りのビットはLow に接続されます。サンプルファイルは./altera_pcie_cvp/hw_devkit_ed ディレクトリーの下にあるtop_wo_reconfig.v です。
  18. CvP が失敗した場合は、同様のAltera CvP デザイン例を試して、症状が同じかどうかを判断してください。障害が引き続き発生する場合は、非CvP デザインを試し、その違いに注意してください。
  19. 同様のコンフィグレーションを持つCvP デザイン例が同じプラットフォーム上で動作するかどうかを判断します。
  20. 以上の提案をすべて試しても、デザインがまだ機能していない場合は、SR (Service Request) を提出してください。SR に、以下の情報を記入してください。
    1. 試したこととテストの結果を説明します。
    2. Quartus Prime のソフトウェア・バージョン、ターゲットデバイス、テスト対象のシステムに関する情報、およびどのCvP モードが使用されているかをリストします。
    3. 障害が発生する場所を指定します。ペリフェラルのロード後、最初のCvP 更新時、または後続のCvP 更新に発生しますか？
    4. 可能な場合は、デザインを添付してください。これは、リセットとクロックの接続を確認して障害を再現できるようにするためです。
    5. デザインを実行するために必要な手順を説明します。
  21. 後続のCvP 更新では、次のいずれかのロジックの変更に対して両方のリビジョンをコンパイルする必要があります。
    1. ペリフェラル・ロジック
    2. I/O ポートまたはコアラッパー
    3. Quartus Prime ソフトウェアのバージョン
関連情報
レベル 2 の表題